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Gene Or Protein
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Etre
(8)
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Est A
(5)
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HR A
(3)
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Tre
(3)
[10][_]
Lla
(3)
[11][_]
Mul
(2)
[12][_]
Tir
(1)
[13][_]
Ves
(1)
[14][_]
Physical
(8/ 17)
[15][_]
11 h
(6)
[16][_]
29 h
(4)
[17][_]
2 N
(2)
[18][_]
1511 d
(1)
[19][_]
11 g
(1)
[20][_]
29 d
(1)
[21][_]
29 g
(1)
[22][_]
29 e 29 h
(1)
[23][_]
Molecule
(3/ 6)
[24][_]
DES
(3)
[25][_]
operan
(2)
[26][_]
Ce-
(1)
[27][_]
Generic
(1/ 3)
[28][_]
cation
(3)
[29][_]
Disease
(1/ 1)
[30][_]
ADD
(1)
[31][_]
Organism
(1/ 1)
[32][_]
PASSER
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Publication
_________________________________________________________________
Number FR2512227A1
Family ID 22201875
Probable Assignee Siemens Ag
Publication Year 1983
Title
_________________________________________________________________
FR Title INSTALLATION POUR LE TRAITEMENT DE DONNEES
Abstract
_________________________________________________________________
and #38;#60;P and #62;INSTALLATION POUR LE TRAITEMENT DE DONNEES. and
#38;#60;/P and #62; and #38;#60;P and #62;LE CIRCUIT DE COMMANDE
LOGIQUE 1 EST REALISE SOUS LA FORME D'UNE LOGIQUE SEQUENTIELLE DE
MULTIPLICATION-DIVISION, QUI EST RELIEE PAR UNE PREMIERE ENTREE 14
AVEC UN EMPLACEMENT DE REGISTRE 12 DU REGISTRE A DECALAGE SR ET PAR
L'INTERMEDIAIRE D'UNE SECONDE ENTREE 15, 16 A UN REGISTRE AUXILIAIRE
HR A UN CHIFFRE ET RELIE A CELLE-CI; LE CIRCUIT DE COMMANDE LOGIQUE 11
COMPORTE UN MULTIPLEXEUR 31 A 38 QUI SERT A FAIRE PASSER, PAR SES
SORTIES AUX ENTREES DES CODES D'OPERATIONS, LES SIGNAUX D'UN CODE DE
MULTIPLICATION, LES SIGNAUX D'UN CODE DE DIVISION, OU DES SIGNAUX
D'AUTRES CODES D'OPERATIONS. and #38;#60;/P and #62; and #38;#60;P and
#62;APPLICATION AUX TRAITEMENTS DES DONNEES. and #38;#60;/P and #62;
Description
_________________________________________________________________
Installation pour le traitement de donnees.
L'invention se rapporte a une installation
pour le traitement de donnees, avec une unite de cal-
cul comportant une unite de logique arithmetique, deux registres
d'operandes a N chiffres et un regis-
tre a decalage a N chiffres, agence pour une multipli-
cation ou une division de Booth de deux operandes, registre a decalage
qui est susceptible d'etre relie, par l'intermediaire d'un circuit de
commande logique,
aux entrees des codes d'operations de l'unite de logi-
que arithmetique.
De telles unites de calcul sont par exemple decrites et representees
dans le traite de R.
Hoffmann "Rechenwerke und Mikroprogrammierung", edi-
teur Oldenbourg, Munich, Vienne 1977, pages 74 a 77,
en particulier figure 3 13, et pages 85 a 91, en par-
ticulier figure 3 20.
L'invention a pour objet d'indiquer une unite de calcul de ce genre,
dans laquelle le circuit de commande logique est realise de telle
facon qu'elle commande automatiquement, lors de l'application d'une
instruction de multiplication (MUL), une sequence de phase de calcul,
necessaire pour cette operation,
qu'elle declenche, lors de l'application d'une ins-
truction de division (DIV) une sequence de phases -de calcul associees
a cette operation et qu'en l'absence
de ces deux instructions, elle ne gene pas la trans-
mission de signaux de codes d'operations qui sont associes a d'autres
operations, a l'unite de logique
arithmetique (ALU).
Dans une installation du type rappele en
tete du present memoire, ce probleme est resolu, se-
lon l'invention grace au fait que le circuit de com-
mande logique est realise sous la forme d'une logique
sequentielle de multiplication-division, qui est re-
liee par une premiere entree avec un emplacement de
registre du registre a decalage et par l'intermediai-
re d'une seconde entree a un registre auxiliaire a un
chiffre et relie a celle-ci, et que le circuit de com-
mande logique comporte un multiplexeur qui sert a faire passer, par
ses sortiesaux entrees des codes
d'operations, au choix, les signaux d'un code de mul-
tiplication, les signaux d'un code de division ou au-
tres signaux de codes d'operations.
L'avantage qu'il est possible d'obtenir avec l'invention reside en
particulier dans le fait que
la logique sequentielle multiplication-division four-
nit directement a l'unite de logique arithmetique ALU des sequences de
signaux de codes d'operations
qui correspondent a la multiplication ou a la divi-
sion, et peut etre inseree directement dans les li-
gnes de codes d'operations entre une unite de comman-
de ou une commande de deroulement et l'unite de logi-
que arithmetique, etant donne, qu'en l'absence des -
instructions MUL et DIV, elle ne gene pas la trans-
mission d'autres signaux de codes d'operations qui
sont associes a d'autres operations, et qui provien-
nent d'autres unites de commande ou d'autres comman-
des de deroulement Grace au traitement autonome des instructions MUL
et DIV dans la logique sequentielle
de multiplication-division, on diminue considerable-
ment les moyens de circuits qui sont necessaires a mettre en oeuvre
pour l'unite de commande ou pour la
commande de deroulement.
Suivant une forme de realisation avantageuse, l'installation pour le
traitement de donnees conforme
a l'invention est caracterisee par le fait que le mul-
tiplexeur comporte trois groupes de transistors de commutation, que
les transistors de commutation qui appartiennent au premier groupe
sont relies en serie, par leurscircuitsde commutation, a la premiere
entree de la logique sequentielle de multiplication-division, que les
transistors de commutation qui appartiennent au second groupe sont
relies par leurs circuits de commutation aux sorties des portes, dont
les entrees sont reliees a la premiere et a la seconde entrees de la
logique sequentielle de multiplication-division,
et que les transistors de commutation qui appartien-
nent au troisieme groupe sont disposes, par leurs voies de
commutation, en serie avec une serie d'autres
entrees de la logique sequentielle multiplication-
division, qui sont reliees avec les lignes des si-
gnaux des codes d'operations.
Une variante de l'installation qui vient d'etre indiquee est
essentiellement caracterisee par
le fait qu'il est prevu un circuit de porte qui com-
porte deux entrees pour l'application d'un signal de multiplication et
d'un signal de division, et trois sorties pour la commande separee des
trois groupes de
transistors de commutation.
Une autre forme de realisation est caracteri-
see par le fait que le registre auxiliaire est relie a l'emplacement
de registre du registre a decalage, par l'intermediaire d'une porte
qui possede une entree
pour l'application d'un signal de multiplication.
Avantageusement, on fait en sorte pour que, en aval des sorties du
multiplexeur, soient branchees
des memoires intermediaires -
Dans une autre forme de realisation, le regis-
tre auxiliaire est constitue par un multivibrateur bi-
stable maitre-esclave.
Une autre forme de realisation de l'installa-
tion conforme a l'invention est caracterisee par le
fait que les transistors de commutation et eventuelle-
ment le multivibrateur bistable maitre-esclave de meme que les
memoires intermediaires recoivent des
tensions impulsionnelles de cadence.
A titre d'exemple, on a decrit ci-dessous et represente au dessin
annexe une forme de realisation
preferee de l'objet de l'invention.
La figure 1 est un schema-bloc de l'exemple d'execution de
l'installation pour le traitement de donnees conforme a l'invention,
la figure 2 est un circuit partiel de la figure 1, la figure 3 est un
circuit partiel de la figure 2, et la figure 4 est un autre circuit
partiel de
la figure 1.
Dans la figure 1, on a represente les parties constitutives
essentielles de l'unite de calcul d'une
installation pour le traitement de donnees A celle-
ci appartiennent une unite de logique arithmetique ALU, deux registres
d'operandes X et Y, un registre
a decalage SR, un second registre R, un registre au-
xiliaire HR, un circuit de commande logique 1 et eventuellement une
commande de deroulement 2 Dans la figure 1, on a indique en outre une
unite de commande
3 de l'installation pour le traitement de donnees.
Tout d'abord on charge le registre d'operan-
des X a N chiffres avec un premier operande et le registre d'operandes
Y a N chiffres avec un second operande Chacun des operandes est
constitue par un
nombre entier de N bits, affecte d'un signe, et repre-
sente en complement de 2 Pour realiser une multipli-
cation selon l'algorithme de Booth, le second operan- de est transmis,
par les lignes 4, dans la moitie droite du registre a decalage SR a 2
N chiffres, dont la moitie gauche est d'abord occupee, dans tous les
emplacements, avec le signal " O " L'operande qui se
trouve en X est applique, par les lignes 5, a l'en-
tree B de ALU, alors que le nombre qui se trouve
dans la moitie gauche de SR arrive, par l'interme-
diaire des lignes 6, a l'entree A de ALU Dans une
premiere phase partielle de multiplication, les nom-
bres qui sont presents aux entrees A et B sont combi-
nes logiquement entre eux, le resultat etant transmis,
par l'intermediaire des lignes 7, dans la moitie gau-
che de SR En meme temps, a lieu un decalage de tous les bits dans SR,
d'un emplacement vers la droite, ce qui est indique par la fleche 8 Le
bit qui se trouve au premier emplacement 9 de SR est deplace aussi
bien vers la droite qu'il est a nouveau introduit, par l'intermediaire
de la ligne 10, dans l'emplacement 9 qui devient libre La regle de
combinaison logique qui est valable pour la premiere phase partielle,
est
determinee par un profil binaire qui parvient du cir-
cuit de commande logique 1 a l'entree de code d'opera-
tionsll La regle de combinaison logique depend du bit du dernier
emplacement 12 du registre a decalage SR, lequel est communique, par
l'intermediaire de la ligne 31, a l'entree 14 de 1, de meme que du
contenu d'un registre auxiliaire HR a un chiffre, et qui est
applique, par l'intermediaire d'une sortie non inver-
seuse de HR, a l'entree 15 et, par l'intermediaire
d'une sortie inverseuse de HR, a l'entree 16 de 1.
Alors que lors de la premiere phase partielle de
multiplication, un "O" se trouve encore dans HR, ce-
lui-ci est remplace, apres le premier decalage 8, par
le bit suivant qui se trouve a l'emplacement 12 Ce-
ci a lieu par l'intermediaire d'un inverseur 17,
d'une ligne 18 et d'une porte NON-ET 19 qui est ren-
due passante par une instruction de multiplication
MUL, c'est-a-dire par-un " 1 "-logique qui est applique-
a l'entree 21 de 1, par l'intermediaire de la ligne
20.
Ensuite a lieu une seconde phase partielle a la disposition de
laquelle sont mis le resultat de la combinaison logique de la premiere
phase partielle, memorise dans la moitie gauche de SR, et l'operande
de X, etant note que le resultat de la combinaison logique qui a ete
transmis dans la moitie gauche de
SR est a nouveau decale d'un pas vers la droite.
Apres N phases partielles qui se deroulent de la ma-
niere decrite et qui sont basees sur les regles de la liaison logique,
qui sont determinees respectivement par les bits dans l'emplacement 12
SR et dans HR, on obtient, dans SR, un resultat de multiplication a 2
N chiffres Pendant la totalite du deroulement de ces phases
partielles, la ligne 20 est occupee avec
l'instruction MUL.
Si l'on souhaite operer une division de deux nombres entiers depourvus
de signes, une instruction DIV, c'est-a-dire un " 1 " logique est
applique a la ligne 26, alors qu'un "O" logique est applique a la
ligne 20 Le premier operande, c'est-a-dire ce que l'on designe par le
dividende P, se trouve dans le registre a decalage SR, alors que le
second operande, le diviseur, est charge dans le registre d'operandes
superieur, designe par D Lors de la premiere phase partielle de
l'algorithme de division, le nombre qui se trouve dans la moitie
gauche de SR est applique a l'entree A, alors que le diviseur passe de
D, par
l'intermediaire des lignes 5, a l'entree B de ALU.
En raison du " O " logique qui se trouve sur la ligne 20, la porte 19
reste bloquee en sorte que le cir- cuit de commande l designe a lui
seul, et en fonction
du contenu de l'emplacement 12, les regles de la com-
binaison logique qui sont associees aux phases par-
tielles Le resultat de la combinaison logique est
transmis a la moitie gauche de SR, alors que simulta-
nement a lieu un deplacement de tous les bits dans
SR d'un emplacement vers la gauche, ce qui est indi-
que par la fleche 22 tracee en traits interrompus.
Le bit qui est transmis de ALU a l'emplacement 9 est deplace, par
l'intermediaire d'une ligne 23 et d'un inverseur 24, sous la forme
inversee, a l'emplacement
12, et determine de ce fait la regle de la combinai-
son logique pour la phase partielle suivante Avec cet algorithme, le
quotient est present, apres une serie de N phases partielles de ce
genre, dans -la
moitie droite de SR, et il est transmis, par l'inter-
mediaire des lignes 4, et comme indique par la fleche 24, dans le
registre inferieur a N positions, designe par Q, alors que le reste de
la division est transmis de la moitie gauche de SR, par
l'intermediaire de
lignes 25, dans un registre a N chiffres L'instruc-
tion DIV est appliquee, pendant la totalite de l'ope-
ration de division, a une ligne d'instructions 26 et,
de ce fait, a l'entree 27 du circuit de commande logi-
que 1, sous la forme d'un "l" logique.
Les algorithmes indiques ci-dessus peuvent
etre trouves, avec tous leurs details,dans la reference biblio-
graphie mentionnee ci-dessus.
Par l'intermediaire d'une ligne octopolaire 8, les signaux de codes
d'operations sont transmis a l'entree 29 du circuit de commande 1,
lesquels sont associes a d'autres operations de calcul, par exemple
addition, soustraction, formation d'increments, forma-
tion de decrements, etc Ces signaux sont avantageuse-
ment derives, dans la commande de deroulement 2, a par- tir
d'instructions de base ADD, SUB, INC, DEC, etc, qui a leur tour sont
transmis, par l'intermediaire
d'une ligne 30, de l'unite de commande 3 dans la com-
mande de deroulement Si une telle commande de derou-
lement 2 n'est pas presente, les signaux de codes d'operations sont
appliques, par l'intermediaire des lignes 28 et 30, directement de
l'unite de commande
3 a 1 l'entree 29 Mais, dans chaque cas, les instruc-
tions MUL et DIV sont appliquees de l'unite de comman-
de 3 aux entrees 21 et 27 sans qu'elles aient besoin d'etre traitees
dans 3 ou dans 2, en signaux de codes d'operations.
Selon l'invention, le circuit de commande lo-
gique 1 est realise sous la forme d'une logique se-
quentielle multiplication-division, representee dans le detail dans la
figure 2 L'entree 29 de 1 pour le code d'operation est representee,
ici, sous la forme d'une entree octopolaire 29 a a 29 h L'entree de
code d'operation 11 de ALU est egalement representee avec 8 poles, et
designee par lia a 11 h L'entree 11
represente en meme temps la sortie du circuit de com-
mande 1 Les entrees 14 a 16, 21 et 27 correspondent aux entrees qui
sont designees de la meme facon dans
la figure 1.
La logique sequentielle representee dans la figure 2 comporte un
multiplexeur qui est constitue par des circuits partiels 31 a 38
appartenant a un seul et meme genre Chacun de ces circuits partiels
comporte 3 transistors de commutation du type a ef-
fet de champ, par exemple TI, T 2 et T 3 dont les voies de commutation
sont respectivement reliees a l'entree d'une memoire intermediaire Spi
a Sp 8 qui leur sont associees individuellement Les sorties de ces
memoires intermediaires representent en meme temps les sorties lia a
11 h de la logique sequen- tielle. Par ailleurs, les voies de
commutation des transistors de commutation superieurs, par exemple T
3, de chaque circuit partiel 31 a 34 et 36 a 38
sont reliees directement, ou dans le cas des cir-
cuits partiels 31, 34, 36 et 38, par l'intermediai-
re de l'inverseur 39, a la sortie de l'inverseur 17
et, par l'intermediaire de celui-ci, a l'entree 14.
Les voies de commutation des transistors de commuta-
tion medians, par exemple T 2, de chaque circuit par-
tiel 31 a 34 et 36 a 38 sont reliees aux sorties de deux portes NON-OU
40 et 41, etant note que les deux entrees de la porte 40 sont reliees
a la sortie de l'inverseur 17 et a l'entree 15, alors que les deux
entrees de la porte 41 sont reliees aux entrees 14 et 16 La sortie de
40 est reliee directement aux transistors de commutation medians, par
exemple T 2,
des circuits partiels 31, 36 et 38 et aux transis-
tors de commutation medians de 33, par l'intermediai-
re d'un inverseur 42, alors que la sortie de 41 est reliee directement
aux transistors medians de 32 et 37 et aux transistors de commutation
medians de 34, par l'intermediaire d'-un inverseur 43 Les voies de
commutation des transistors de commutation interieurs, par exemple TI,
de tous les circuits partiels 31 a 38, sont reliees a des entrees 29 a
a 29 h qui leur sont associees individuellement, etant note que le
transistor de commutation median et superieur du cir-
cuit partiel 35 est branche en parallele avec le transistor de
commutation de 35 ou sont carrement supprimes. Les transistors de
commutation inferieurs, par exemple Tl, de tous les circuits partiels
31 a 38 sont relies par leur grille a la sortie d'une porte ET 44 dont
la premiere entree recoit, par l'intermediaire d'une borne 45, une
tension impulsionnelle de cadence 01 La seconde entree de 44 est
reliee a la sortie d'une porte NON-OU 46 dont les entrees sont reliees
aux entrees 21 a 27 du circuit de commande Les gril-
les des transistors de commutation medians, par exem-
ple T 2, de tous les circuits partiels 31 a 38 sont relies a la sortie
d'une porte ET 47 dont la premiere entree est reliee a 45 et dont la
seconde entree est reliee a 21 Enfin, les grilles des transistors de
commutation superieurs, par exemple T 3, de tous les circuits partiels
31 a 38 sont reliees a la sortie d'une seconde porte ET 48 dont la
premiere entree est reliee avec 45 et dont la seconde entree est
reliee a 27. Les transistors superieurs, par exemple T 3, de tous les
circuits partiels 31 a 38 representent un premier groupe de
transistors de commutation qui,
a l'apparition du signal DIV a l'entree 27, sont com-
mutes dans leur etat passant et transmettent, en fonction des signaux
logiques qui sont presents au
niveau des sorties des inverseurs 17 et 39, respecti-
vement des profils binaires a huit positions, aux memoires
intermediaires Spl a Sp 8 et, par voie de
consequence aux sorties lla a 11 h Ces profils binai-
res representent, dans leur totalite, un code de divi-
sion pour ALU.
Les transistors intermediaires, par exemple
T 2, de tous les circuits partiels 31 a 38 represen-
tent un second groupe de transistors de commutation qui, a
l'apparition d'un signal MUL a l'entree 21
sont commutes dans leur etat passant par l'interme-
diaire de la grille 47 et transmettent, en fonction des signaux
logiques qui apparaissent aux sorties des portes 40 et 41,
respectivement des profils binaires a huit chiffres aux memoires
intermediaires Spi a Sp 8 et, par voie de consequence aux sorties lia
a 1 lh Ces profils binaires representent, dans leur
totalite, un code de multiplication pour ALU.
Les transistors inferieurs, par exemple Tl, des circuits partiels 31 a
38 sont, en l'absence des signaux MUL et DIV, commutes dans leur etat
passant par l'intermediaire de la sortie de la porte NON-OU
46 et de la porte ET 44 qui sont dans ce cas affec-
tees d'un " 1 " logique, et servent a transmettre les signaux de codes
d'operations qui sont presents au niveau des entrees 29 a a 29 h, et
qui sont associes
a d'autres operations de calcul, aux memoires inter-
mediaires Spl a Sp 8 et, par voie de consequence, aux
sorties lla a llh.
La composition des profils binaires sus-men-
tionnes doit etre deduite du tableau ci-dessous, ta-
bleau dans lequel on a indique dans la premiere ligne, en partant de
la gauche, les entrees 27, 21, 14, 15 ainsi que les sorties lld, llc,
llb, lia, llg, llf,
lie et llh Dans les autres lignes Zi a Z 7 on a indi-
que respectivement les signaux logiques qui apparais-
sent simultanement aux entrees qui sont indiquees par les quatre
premieres colonnes et aux sorties qui sont
indiquees par les colonnes restantes.
Dans le tableau, les indications de la ligne Z 1 signifient que les
signaux au niveau des entrees 29 a a 29 h sont transferees
respectivement aux sorties
Ila a 11 h Les lignes Z 2 a Z 4 donnent le code de multi-
plication, etant note que la ligne Z 2 correspond a la regle de
combinaisons logiques suivante: passage de l'operande a l'entree A sur
la partie gauche de SR sans combinaison logique avec l'operande en B
La ligne Z 3 correspond a la regle de combinaison logique: addition
des operandes en A et B Z 4 signifie une soustraction de l'operande en
B de l'operande en A et
Z 5 signifie un passage correspondant a la ligne Z 2.
Les lignes Z 6 et Z 7 donnent le code de division Z 6 correspond a la
regle de combinaisons logiques: "Operande en A et operande en B sont a
additionner" et Z 7 a la regle: "Operande en B a soustraire de
l'operande en A".
La figure 3 montre la constitution en techni-
Z 1 Z 2 Z 3 Z 4 z Z 5 Z 6 27 21 14 1511 d 11 c llb lla 11 g llf lle 11
h O O __ 29 d 29 c 29 b 29 a 29 g 29 f 29 e 29 h
0 O O 1 1O O O O
0 10 O 11 1 O1 O O O
1 O1 1 O1 O O 1 O 1 O 1
O 1 1 1 1 1 O O O O O
1 O O 1 1 O1 O O O O
1 O 1 1 O O 1 O 1 O 1
Z 7 que MOS d'une memoire intermediaire Spi a Sp 8 qui sont identiques
entre elles Il comporte une entree
49 qui est reliee a la sortie du circuit partiel asso-
cie 31 a 38, et une sortie 50 qui correspond a l'une des sorties lia a
lh Dans le detail, la memoire in-
termediaire est constituee par un circuit a multivi-
brateur bistable qui se compose de deux inverseurs 51 et 52 montes en
serie, une branche de reaction 53 passant de la sortie de l'inverseur
52 a l'entree de l'inverseur 51 Cette branche de reaction comporte un
transistor de commutation T 4 dont la grille recoit,
par l'intermediaire d'une borne 54, la tension impul-
sionnelle de cadence 02 Le point de liaison des in-
verseurs 51 et 52 est eventuellement relie a une au-
tre sortie 55 a laquelle peut etre preleve le signal inverse par
rapport a celui qui est present au niveau
de la sortie 50.
La figure 4 montre une forme de realisation avantageuse, en technique
MOS, du registre auxiliaire
HR a un chiffre Il est constitue par un multivibra-
teur bistable maitre-esclave, avec l'entree 56 et les sorties 57 et 58
L'entree 56 est reliee a la sortie de la porte NON-OU 19 de la figure
1, la sortie 57 est reliee a l'entree 15 et la sortie 58 est reliee a
l'entree 16 de la figure 2 Le maitre multivibrateur bistable est
constitue par deux inverseurs 59 et 50 qui sont montes en serie entre
eux et qui sont pontes
par une branche de reaction 61 a transistor de commuta-
tion T 5 Le multivibrateur bistable esclave comporte le circuit serie
de deux inverseurs 62 et 63 qui sont pontes par une branche de
reaction 64 a transistor de commutation T 6 En amont de l'inverseur 59
est prevu un autre transistor de commutation T 7, alors que la sortie
de l'inverseur 60 est reliee a l'entree de l'inverseur 62, par
l'intermediaire d'un transistor
de commutation T 8 Les electrodes de grille des tran-
sistors de commutation T 6 et T 7 recoivent, par l'in-
termediaire d'une borne commune 65, la tension impul-
sionnelle de cadence 01, les electrodes de grille des transistors de
commutation T 5 et T 6 recoivent,
par l'intermediaire d'une borne 66, la tension impul-
sionnelle de cadence 02.
A l'apparition de la tension impulsionnelle de cadence 01, les
transistors de commutation des
circuits partiels 31 a 38, et qui appartiennent res-
pectivement a un groupe, sont commutes dans leur etat
passant, en sorte que les entrees des memoires inter-
mediaires Spi a Sp 8 recoivent un signal, alors qu'a
l'apparition de l'impulsion de cadence 02 qui est de-
calee dans le temps par rapport a 01, ces signaux sont memorises
temporairement et sont transmis aux sorties
lia a 11 h Pendant l'apparition de l'impulsion de ca-
dence 01, les entrees 15 et 16 recoivent, egalement, les signaux
fournis par les bornes 57 et 58, alors
que les impulsions de cadence anterieures, respecti-
ves, de 02 provoquent la transmission de ces signaux
du maitre multivibrateur bistable 59, 60 au multivi-
brateur bistable esclave 62, 63.
Comme une unite de logique arithmetique ALU on peut par exemple
utiliser une unite constituee de facon habituelle et commercialisee
par la firme Texas Instruments sous la designation SN 74181 ou
*SN 74 381.
' 22227
i 5
Claims
_________________________________________________________________
REVENDICATIONS1 Installation pour le traitement de donnees, avec une
unite de calcul comportant une unite de logique arithmetique, deux
registres d'operandes a N chiffres et un registre a decalage a N
chiffres, agence pour une multiplication ou une division de booth de
deux operandes, registre a decalage qui est susceptible d'etre relie,
par l'intermediaire d'un circuit de commande logique, aux entrees des
codesd'operations de l'unite de logique arithmetique, ca-racterisee
par le fait que le circuit de commande logique ( 1) est realise sous
la forme d'une logiquesequentielle de multiplication-division, qui est
re-liee par une premiere entree ( 14) avec un emplace-ment de registre
( 12) du registre a decalage (SR) et par l'intermediaire d'une seconde
entree ( 15, 16) a un registre auxiliaire (HR) a un chiffre et relie a
celle-ci, et que le circuit de commande logique ( 1) comporte un
multiplexeur ( 31 A 38) qui sert a fairepasser, par ses sorties aux
entrees des codes d'ope-rations, au choix, les signaux d'un code de
multipli-cation, les signaux d'un code de division ou autressignaux de
codes d'operations. 2 Installation pour le traitement de donnees selon
la revendication 1, caracterise par le fait que le multiplexeur
comporte trois groupes de As transistors de commutation, que les
transistors de commutation qui appartiennent au premier groupe sont
relies en serie, par leur circuit de commutation, a la premiere entree
de la logique sequentielle de multiplication-division, que les
transistors de com-mutation qui appartiennent au second groupe sont
re-lies par leur circuit de commutation aux sorties des portes, dont
les entrees sont reliees a la premiere et a la seconde entrees de la
logique sequentielle multiplication-division, et que les transistors
de commutation qui appartiennent au troisieme groupe sont disposes,
par leurs voies de commutation, en serie avec une serie d'autres
entrees de la logiquesequentielle multiplication-division, qui sont
re-liees avec les lignes des signaux des codes d'opera-tions. 3
Installation pour le traitement de donnees selon la revendication 2,
caracterisee par le fait qu'il est prevu un circuit de porte qui
comportedeux entrees pour l'application d'un signal de multi-plication
et d'un signal de division, et trois sortiespour la commande separee
des trois groupes de transis-tors de commutation. 4 Installation pour
le traitement de donneesselon l'une quelconque des revendications 1 a
3, ca-racterisee par le fait que le registre auxiliaire estrelie a
l'emplacement de registre du registre a deca-lage, par l'intermediaire
d'une porte qui possede uneentree pour l'application d'un signal de
multiplica-tion.Installation pour le traitement de donneesselon l'une
des revendications 1 a 4, caracterise parle fait qu'en aval des
sorties du multiplexeur sontbranchees des memoires intermediaires. 6
Installation pour le traitement de donneesselon l'une quelconque des
revendications 1 a 5, ca-racterisee par le fait que le registre
auxiliaire estconstitue par un multivibrateur bistable
maitre-escla-ve. 7 Installation pour le traitement de donneesselon
l'une des revendications 2 a 6, caracteriseepar le fait que les
transistors de commutation eteventuellement le multivibrateur bistable
maitre-es-clave de meme que les memoires intermediaires recoi-vent des
tensions impulsionnelles de cadence.
? ?
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the relative positions of currently selected key terms within the full
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wherever you like on the page. [36][_]
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