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Gene Or Protein
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Etre
(13)
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5a2
(7)
[8][_]
Est-a
(6)
[9][_]
5a3
(6)
[10][_]
ET3
(3)
[11][_]
ET1
(2)
[12][_]
ET2
(2)
[13][_]
QM1
(2)
[14][_]
Dus
(1)
[15][_]
Nerf
(1)
[16][_]
Ner
(1)
[17][_]
Physical
(10/ 20)
[18][_]
8bits
(5)
[19][_]
24 bits
(4)
[20][_]
de 24 bits
(3)
[21][_]
de 8 bits
(2)
[22][_]
1 micro-volt
(1)
[23][_]
de 12 bits
(1)
[24][_]
de 30 us
(1)
[25][_]
de 1,9 ms
(1)
[26][_]
de 3 ms
(1)
[27][_]
de 4,1 ms
(1)
[28][_]
Molecule
(2/ 15)
[29][_]
DES
(14)
[30][_]
paral
(1)
[31][_]
Disease
(1/ 13)
[32][_]
Bruit
(13)
[33][_]
Organism
(1/ 1)
[34][_]
stimula
(1)
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Publication
_________________________________________________________________
Number FR2512228A1
Family ID 8001232
Probable Assignee Centre National De La Recherche Scientifique
Publication Year 1983
Title
_________________________________________________________________
FR Title APPAREIL ELECTRONIQUE D'ANALYSE DE SIGNAUX ELECTRIQUES
NEURO-SENSORIELS POUR DETECTER DES ANOMALIES
EN Title ELECTRONIC NEUROLOGICAL ELECTRICAL SIGNAL ANALYSER - STORES
RESPONSES TO STIMULATION TO OBTAIN PRODUCT OF OPTIMISED SIGNALS OF
EACH CHANNEL TO OBTAIN MAXIMAS BETWEEN EACH MINIMA PAIR
Abstract
_________________________________________________________________
L'INVENTION A POUR OBJET DES APPAREILS ELECTRONIQUES POUR ANALYSER DES
SIGNAUX NEURO-SENSORIELS EN VUE DE DETECTER DES ANOMALIES.
UN APPAREIL SELON L'INVENTION COMPORTE UN GENERATEUR DE STIMULATION 1
ET DEUX ELECTRODES VOISINES 2A, 2B. CHAQUE ELECTRODE EST SUIVIE D'UNE
VOIE COMPORTANT LES CIRCUITS D'AMPLIFICATION ET DE FILTRAGE 3A, UNE
MEMOIRE D'ACCUMULATION 4A, DES CIRCUITS D'OPTIMISATION DES SIGNAUX 5A,
UN CONVERTISSEUR NUMERIQUE A ANALOGIQUE 6A, UN MULTIPLICATEUR DES
SIGNAUX ISSUS DES DEUX VOIES 7, DES CIRCUITS DE RECHERCHE DES MAXIMA
ET MINIMA 8, DES CIRCUITS DE RECHERCHES DES MAXIMA PARTICULIERS 9 ET
DES CIRCUITS D'AFFICHAGE 10.
UNE APPLICATION EST LE DIAGNOSTIC DES ANOMALIES NEUROSENSORIELLES.
Two electrodes are applied to adjacent points on a scalp in the
sensory activity area. The low level signals are amplified and
filtered. An A/D converter and sampling circuit provides digital
values at equal time instances after each stimulus. A memory, stores
digital signal values which occur in large numbers separated by short
time intervals. The values at corresponding time intervals after each
stimulus are summed to improve the signal to noise ratio. The digital
values are optimised and passed to D/A converters for each channel.
The two analogue signals are multiplied together and applied to a
maximum and minimum detector. The resultant output is divided into
sections defined by minimum values, the maximum values in each section
are determined and displayed for analysis.
Description
_________________________________________________________________
Appareil electronique d'analyse de signaux electriques neurosensoriels
pour detecter des anomalies.
La presente invention a pour objet des appareils electroniques
destines a analyser des signaux electroniques neuro-sensoriels
consecutifs a des stimulations en vue de depister des anomalies.
Le secteur technique de l'invention est celui de la construction des
appareils electroniques medicaux.
On sait qu'il est possible de mesurer les reponses electriques des
fibres nerveuses ou des centres nerveux du tronc cerebral faisant
suite a des stimulations externes ou electriques. Ces reponses
electriques peuvent etre captees par des electrodes posees sur le
scalp. Apres chaque stimulation, on recueille une tension electrique
de tres faible amplitude, de tordre de O,l a 1 micro-volt. L'amplitude
du signal varie et passe par des maxima et des minima successifs.
L'intervalle de temps qui separe un maximumde l'instant d'une
stimulation est appele latence. ta valeur normale des latences est
tres faible, de l'ordre de quelques millisecondes a
quelquescen.tainesdemilli- secondes, selon les maxima consideres. On a
pu determiner les valeurs normales des latences. #
En comparant les latences mesurees sur un individu aux valeurs
normales, il est possible de detecter des anomalies ou des pathologies
d'un systeme nerveux sensoriel d'un individu, par exemple du systeme
auditif ou visuel. Il est egalement possible de demontrerw au
contraire, le fonctionnement normal d'un systeme nerveux sensoriel en
vue de demasquer des simulateurs.
On a deja effectue de nombreuses etudes a partir d'enregistrements
analogiques ou numeriques de signaux sensoriels en effectuant Sur des
ordinateurs, des traitements de tres nombreuses valeurs numeriques
extraites de ces enregistrements.
L'objectif de la presente invention-est de procurer un appareil
electronique utilisable par les praticiens, par exemple par les
specialistes en oto-rhino-laryngologie ou par des ophtalmologistes.
Les appareils electroniques selon l'invention sont concus pour
stimuler un systeme neuro-sensoriel d'un patient, pour analyser
automatiquement la reponse aux stimulations et pour donner au
praticien une indication utilisable directement pour un diagnostic
neuro-sensoriel.
Il est precise que les appareils selon l'invention ne se limitent pas
au domaine sensoriel, mais peuvent etre utilises par exemple en
cardiologie dans l'examen de la propagation dans le systeme
Nodo-Hissien en methode non endocavitaire.
Dans tous les cas, les signaux electriques neuro-sensoriels sont
associes a un bruit aleatoire ou pseudo-aleatoire.
Pour ameliorer le rapport signal/bruit, il est connu d'effectuer un
grand nombre de stimulations successives et de faire la somme des
tensions que l'on obtient en des points determines d'un systeme
neuro-sensoriel apres n stimulations successives, le nombre n etant
eleve, de l'ordre de plusieurs milliers.
Cette methode connue de sommation ne permet pas d'ameliorer le rapport
signal/bruit au dela de certaines limites.
Les appareils selon l'invention utilisent egalement la sommation des
signaux apres un grand nombre de stimulations successives mais ils
effectuent sur ces signaux d'autres operations qui permettent
d'ameliorer le rapport signal/bruit et l'amplitude du signal, de telle
sorte que l'appareil elabore un signal amplifie presentant des maxima
et des minima bien individualises, dont la latence peut etre
determinee avec precision.
On expose ci-apres en utilisant le langage mathematique, les lignes
directrices du procede mis en oeuvre par un appareil selon
l'invention. Cet appareil comporte deux electrodes qui sont implantees
a quelques centimetres l'une de l'autre, par exemple sur le scalp d'un
patient, sur la projection d'une aire cerebrale d'activite sensorielle
ou en cardiologie, en regard de la projection sur le thorax du
faisceau de Hiss.
Apres chaque stimulation, ces deux electrodes captent des signaux
electriques qui varient dans le temps et qui ont des amplitudes tres
voisines.
Soit s (t) + al(t) le signal capte par la premiere electrode et s2(t)
+ a2(t), le signal capte par la deuxieme electrode sl(t) et s2(t)
representent les amplitudes,tres voisines l'une de l'autre, et
variables avec le temps des tensions recueillies par chaque-electrode
en reponse a une stimulation. al(t) et a2(t) representent un bruit
aleatoire ou pseudo-aleatoire.
Chaque electrode est connectee sur une voie independante comportant
des moyens connus d'amplification, de filtrage, de conversion
analogique a numerique, d'echantillonnage et de mise en memoire des
valeurs echantillonnees.
On effectue un grand nombre de stimulations successives, de meme
intensite, et apres chacune d'elles, on echantillonne les signaux
captes par chaque electrode, c'est-a-dire qu'on prelerD une valeurs a
des instants bien determines faisant suite a chair lation et on fait
la somme des valeurs numeriques equidistantes des stimulations,
c'est-a-dire qui correspondent a un meme retard par rapport a chaque
stimulation. On met en memoire les valeurs de ces echantillons qui
sont egaux a S1(t) + a1(t) pour la premiere voie et a S2(t) + a2(t)
pour la deuxieme voie. Si n est le nombre de stimulations successives/
S1(t) et S2(t) sont tres grands par rapport a a1 (t) et a2(t) qui sont
des sommes de signaux aleatoires.
Les valeurs binaires de S (t) + a1 (t) et S2(t) + a2(t) comportent un
grand nombre de bits.
On conserve seulement huit bits de poids le plus fort.
On effectue ensuite la multiplication des signaux des deux voies, ce
qui conduit a un produit dont la valeur est egale a S1(t). S2(t) +
a(t) A¦S1(t) + S2(t)A¦ +A¦S1(t) + S2(t)A¦ a2(t).
Le terme S1(t).S2(t), qui est sensiblement egal a s (t) puisque S1(t)
et S2(t) sont voisins, est preponderant.
La courbe S2(t) presente des maxima et des minima tres nets. On
decoupe cette courbe en tranches passant par les minima et on
recherche a l'interiexr de chaque tranche le maximum global dont on
repere l'adresse. Les adresses des maxima globaux correspondent aux
temps de latence du signal. On les compare aux valeurs normales des
temps de latence pour detecter des anomalies.
Les objectifs de l'invention sont atteints au moyen d'un appareil
electronique d'analyse des signaux electriques neuro-sensoriels,pour
detecter des anomalies,qui comporte un generateur de stimulations d'un
systeme neuro-sensoriel, deux electrodes qui sont appliquees en deux
points voisins du trajet d'un systeme neuro-sensoriel et qui captent
les signaux electriques faisant suite a chaque stimulation, une
horloge de sychronisation qui commande en synchronisme les
stimulations et des prises d'echantillons sur les signaux captes par
chaque electrode a des instants determines apres chaque stimulation,
des circuits electroniques pour totaliser les valeurs numeriques des
echantillons equidistants de chaque stimulation et pour mettre en
memoire les valeurs totalisees, des circuits electroniques pour
optimiser les valeurs binaires des echantillons en eliminant tous les
bits de poids inferieur a un seuil variable, des circuits
electroniques de multiplication des signaux optimises issus de chaque
voie, des circuits electroniques pour detecter les minima et les
maxima du produit, des circuits electroniques pour diviser ltensem-
ble des donnees en tranches delimitees par les minima, pour rechercher
le maximum particulier a chaque tranche et pour enregistrer l'adresse
de ces maxima particuliers et un dispositif d'affichage decimal des
adresses des maxima particuliers qui correspondent aux temps de
latence.
Avantageusement, les circuits d'optimisation des signaux de chaque
voie comportent des circuits electroniques qui determinent
automatiquement le rang N du bit le plus significatif de la valeur
binaire du maximum global et des circuits qui limitent la valeur
binaire de tous les echantillons a un gabarit qui est constitue par
les bits de rang superieur au rang N augmente d'un nombre constant
Selon un mode de realisation particulier, les circuits d'optimisation
comportent
- un comparateur binaire associe a une memoire tampon qui compare tous
les nombres binaires deux a-deux et qui enregistre l'adresse du plus
grand de ces nombres,appele maximum global;;
- un registre parallele-serie a travers lequel tous les nombres
defilent, qui est associe a un comparateur d'adresse qui compare
l'adresse evolutive des nombres qui traversent le registre a l'adresse
du maximum global et des circuits logiques qui enregistrent le rang N
du bit le plus significatif dudit maximum global et un gabarit utile
comportant tous les bits superieurs a un rang egal au rang N augmente
d'un nombre determine,par exemple tous les bits superieurs au rang N +
8;
- et un registre serie-parallele a travers lequel tous les nombres
defilent et qui limite les nombres binaires aux bits compris dans
ledit gabarit.
L'invention a pour resultat un nouvel appareil electronique destine
aux praticiens qui permet a ceux-ci de mesurer les temps de latence
dans la transmission des signaux neuro-sensoriels le long d'un systeme
nerveux pour detecter des anomalies ou, au contraire, pour confirmer
l'absence d'anomalies.
Les appareils selon 1 invention peuvent etre utilises, notamment par
les oto-rhino-laryngologistes pour controler le systeme auditif, par
les ophtalmologistes, par les specialistes des systemes olfactifs ou
gustatifs et egalement en cardiologie dans l z.CIU du systeme
Nodo-Hissien. Ils peuvent etre egalement utilises p- greater than;
etude de la sensibilite au toucher mais on dispose, dans ce daaine,
d'autres appareils tres efficaces.
A la difference des appareils qui sont utilises dans les laboratoires
d'etudes scientifiques, qui comportent des ordinateurs et des
specialistes de logiciel capables de traiter des quantites
d'informations, les appareils selon l'inventionsont des appareils
entierement concus et programmes pour traiter automatiquement des
signaux neuro-sensoriels et pour fournir a un praticien, des mesures
affichees sous forme decimale sans que celui-ci ait besoin de
connaissances speciales en informatique ou en logiciel.
Le praticien lit sur l'appareil les temps de latence et il peut faire
apparaitre une representation analogique de la courbe des latences qui
lui permettent de formuler son diagnostic comme par exemple sur un
electrocardiogramme.
Ce resultat a pu etre obtenu grace a un traitement particulier et
original des signaux, en particulier grace a l'utilisation de deux
electrodes et a la multiplication des signaux issus des deux
electrodes. L'optimisation des signaux en limitant la valeur binaire
de ceux-ci a un nombre N + 8 de bits de poids le plus fort, permet de
simplifier l'appareil sans aucune perte de precision. On remarquera
que le nombre N est un nombre variable, en fonction de l'individu, de
l'intensite de la stimulation et de plusieurs autres facteurs et qu'un
appareil selon l'invention permet de determiner automatiquement ce
nombre N.
Une autre particularite d'un appareil selon l'invention reside dans
les circuits de decoupage de la courbe des latences en tranches qui
sont delimitees par les minima, dont la position peut etre determinee
avec une certaine imprecision et dans les circuits qui permettentbde
detecter le maximum particulier a l'interieur de chacune des tranches
avec une grande precision en eliminant ainsi tous les risques d'erreur
sur la mesure des latences dus a des sommets parasites de la courbe
des latence.
La description suivante se refere aux dessins annexes qui
representent, sans aucun caractere limitatif, un exemple de
realisation d'un appareil selon l'invention.
La figure 1 est un schema synoptique tres condense d'un appareil selon
l'invention.
La figure 2 est une representation graphique du signal suivant une
stimulation et du signal cumule
La figure 3 est un schema synoptique sous forme d'un bloc diagramme
plus detaille.
La figure 4 est une representation graphique d'une courbe de latences.
La figure 1 represente un appareil electronique selon l'invention
destine a analyser des influx nerveux, notamment des tensions
electriques tres faibles, qui se propagent tout le long d'un systeme
nerveux neuro-sensoriel enreponsead'une stimulation.
L'appareil comporte un generateur 1 de stimulations qui est commande
par une horloge de synchronisation H et qui permet de produire des
stimulations successives d'un systeme nerveux a des instants bien
determines. Les stimulations peuvent etre des impulsions electriques
appliquees en un point d'un systeme nerveux ou bien des stimulations
sensorielles,par exemple des sons dans le cas ou l'on analyse le
systeme autitif.
L'appareil electronique selon l'invention comporte deux electrodes 2a,
2b de tout type connu, qui sont appliquees en deux points voisins, par
exemple sur le scalp du patient sur la projection d'une aire
d'activite sensorielle ou bien en cardiologie sur le thorax sur la
projection du faisceau de Hiss.
Apres chaque stimulation, ces deux electrodes captent des tensions
tres faibles, de l'ordre du microvoit, ayant une amplitude variable
dans le temps.
Chaque electrode 2a, 2b est associee a une voie de traitement des
signaux. Cette voie comporte, de facon connue, des circuits
electroniques 3a, 3b de preamplification et de filtrage du signal
electrique, un convertisseur analogique a#numerique et un
echantillonneur qui preleve des valeurs numeriques de chaque signal a
des instants equidistants apres chaque stimulation. Chaque voie
comporte, en outre, un accumulateur 4a, 4b compose d'un sommateur
associe a une memoire, par exemple une memoire pouvant enregistrer 256
nombres de 24 bits chacun.
Afin d'ameliorer le rapport signal/bruit, on effectue, de facon
connue, un grand nombre de stimulations successives, par exemple
plusieurs milliers de stimulations separees par des intervalles de
temps de l'ordre de 0,1 seconde et,apres chaque stimula- tion, on
additionne les valeurs des echantillons correspondants, c' est-a-dire
de tous les echantillons qui sont separes d'une stimulation par un
meme intervalle de temps.
La figure 2 permet de mieux expliquer cette premiere partie du
traitement des signaux. Cette figure 2 represente, en abscisses le
temps a partir d'une origine qui correspond a l'instant ou a lieu
chaque stimulation.
L'echelle des ordonnees n'est pas respectee. La courbe
C1 represente, sous forme analogique, l'amplitude de la tension
recueillie par l'une ou l'autre des deux electrodes 2a et 2b apres une
stimulation. Le signal de tension recueilli est fortement perturbe par
un bruit aleatoire qui est figure par la forme tres dentelee de la
courbe.
On fait une conversion analogiquellumerique du signal recueilli par
chaque electrode et on met en memoire des echantillons des valeurs du
signal qui sont preleves a des instants to, tl, t2, t3...tn
equidistants a partir de l'origine. Par exemple, si on dispose d'une
memoire ayant une capacite de 256 mots, on preleve 256 echantillons
dont les valeurs sont representees sur la courbe
Ci par des points equidistants dans le temps.
Apres chaque cycle d'echantillonnage, on effectue une nouvelle
stimulation et on recommence un nouvel echantillonnage.
On additionne et on memorise les valeurs cumulees de chaque
echantillon. Apres un grand nombre de stimulations successives, de
l'ordre de plusieurs milliers, on obtient dans la memoire 4a, 4b de
chaque voie, 256 valeurs cumulees representees par des croix qui
constituent des echantillons d'une courbe cumulee C2. On voit que
l'importance relative du bruit par rapport a celle du signal cumule
est tres reduite.
Les valeurs des 256 echantillons cumules contenues dans les deux
memoires des accumulateurs 4a, 4b, sont des nombres binaires dont
certains,qui.correspondent aux maxima de la courbe C2, ont une valeur
elevee puisqu'ils resultent de l'addition de plusieurs milliers de
valeurs successives.
Les reperes Sa, 5b representent des circuits dont la fonc tion est
d'optimiser les valeurs numeriques stockees dans les deux
accumulateurs de chaque voie en ne conservant que les 8bits les plus
significatifs de chaque nombre binaire exprimant la valeur des
echantillons.
Les reperes 6a, 6b representent des convertisseurs digitaux a
analogiques eventuels pour elaborer un signal analogique a partir des
valeurs numeriques,, optimisees sur huit bits contenues dans les
memoires des circuits d'optimisation Sa, 5b.
Bien entendu, toutes les operations d'optimisation, de mise - en
memoire des valeurs optimisees et de conversion numerique a analogique
de ces valeurs sont commandees en synchronisme a partir des signaux
delivres par l'horloge de synchronisation H.
Le repere 7 represente un circuit multiplicateur qui effectue le
produit des valeurs delivrees par les deux voies.
Il est precise que le multiplicateur 7 peut etre un multiplicateur
analogique, plus simple a realiser qu'un multiplicateur numerique, et
dans ce cas, il est precede de convertisseurs numeri- ques a
analogiques.
Bien entendu, le multiplicateur 7 peut etre egalement constitue par
des circuits multiplicateurs numeriques binaires.
Le signal sortant du multiplicateur 7 est le produit des deux signaux
optimises de chaque voie, ctest- -dire le produit
S1(t).S2tt) + a(t) iS1(t)+S2(t)! + a2(t).
L'importance relative du bruit qui apparait dans le deu xieme et 'lue
troisieme terme de ce produit est tres reduite par rap port a la
valeur du, signal S1(t).52(t).
Le repere 8 represente des circuits' de detection des maxima et minima
de la courbe des latences obtenue par multiplica tion des signaux
optimises issus des deux voies. La detection des ma xima et minima
peut etre realisee par voie analogique en derivant le signal produit
sortant du multiplicateur analogique 7 et en re cherchant les passages
a zero du signal derive.
Si le multiplicateur 7 est un multiplicateur numerique, la recherche
des maxima et minima peut entre faite par un circuit de detection
numerique
Avantageusement, on peut equiper un meme appareil de deux dispositifs
de detection des maxima et des minima, l'un analogique et 11 autre
numerique et d'un circuit de comparaison qui recherche les
coincidences entre les resultats fournis par les deux detecteurs et
qui valide les adresses retenues uniquement lorsqu'elles sont
semblables pour les deux systemes.
Le repere 9 represente des circuits electroniques qui decoupent
l'ensemble des valeurs numeriques en tranches ou sousensembles
delimites par les minima, qui recherchent le maximum particulier a
chaque tranche et qui enregistrent les adresses de ces maxima
particuliers qui correspondent aux temps de latence recherches.
Le repere 10 represente des horloges de synchronisation, un dispositf
d'affichage des valeurs decimales des latences et un dispositif
eventuel d'affichage analogique de la courbe des latences.
La figure 3 represente un synoptique general plus detaille des
circuits composant un appareil selon l'invention.
On a represente sur la figure 3 une seule voie etant precise que les
circuits qui composent la deuxieme voie sont identiques.
On retrouve sur cette figure une electrode 2a dont la sortie est
connectee sur des circuits electroniques 3al, 3a2 qui correspondent au
bloc 3a de la figure 1.
Le bloc 3al comprent un amplificateur a faible bruit, et une unite de
filtrage. Le bloc 3a2 comporte un convertisseur analogique a numerique
de 12 bits et de 30 us de temps de conversion et un ensemble d'unite
logique arithmetique de sommation.
Le bloc 4al est une unite de memoire,par exemple une memoire de 256
mots binaires de 24 bits a lecture-ecriture separee.
La memoire est associee a un compteur d'adresse 4a2.
Le bl'oc a represente une unite d'horloge programmable qui commande en
synchronisme les aiguillages des differents ordres de lecture-ecriture
en fonction des operations a effectuer, les modifications des vitesses
d'ecriture et de lecture, les stimulations et le blocage des unite de
comptage des stimulations en fin d'analyse, le forcage en lecture
pendant un temps variable au debut de chaque stimulation afin
d'eliminer les artefacts etc...
Le bloc Sa de la figure 1 est represente plus en detail par les blocs
Sal, 5a2...5a6.
Le bloc 5al represente un circuit de recherche du maximum global parmi
les nombres enregistres dans la memoire 5al de l'accumulateur et de
mise en'memoire de l'adresse de ce maximum.
Les circuits de recherche du maximum global sont des circuits bien
connus qui comportent un comparateur binaire a 24 bits qui compare
chaque nombre binaire extrait de la memoire au plus grand des nombres
binaires deja extrait qui a ete conserve dans une memoire tampon de 24
bits et qui enregistre dans cette memoire tampon le plus grand des
deux nombres.
Lorsque tous les nombres ont ete extraits de la memoire 4al, on
obtient dans la memoire tampon le plus eleve d'entre eux que l'on
designe par le maximum global. Le circuit 5al comporte, de plus, une
memoire tampon de 8 bits dans laquelle on enregistre l'adresse du
maximum global.
Le bloc 5a2 represente un circuit d'aiguillage du maximum global sur
un registre parallele-serie 5a3 permettant de determiner le rang N du
bit le plus significatif du maximum global.
Cette~ operation a pour but d'optimiser les nombres binaires
enregistres en supprimant dans tous ces nombres tous les bits de rang
superieur a N qui sont forcement egaux a zero puisque N est le rang de
poids le plus fort du maximum global.
De plus, on ne, conservera sur chaque nombre binaire que les bits
compris dans un gabarit N + 8, c'est-a-dire les bits de rang superieur
au rang N augmente d'un nombre constant egal a 8. afin d'eliminer les
nombres faibles qui correspondent a de faibles amplitudes de signal et
de se debarrasser de valeurs qui sont sans utilite pour la recherche
des latences.
Le bloc 5a2 comporte un comparateur binaire 8 bits qui compare les
adresses des nombres binaires successifs extraits de la memoire 4a
avec l'adresse du maximum global enregistree dans la memoire tampon
dtadresse-du bloc sati. Ce comparateur emet un signal logique
lorsqu'il y a egalite entre les deux adresses et que le maximum global
est envoye sur le registre parallele-serie 5a3.
Le registre parallele-serie 5a3 comporte un registre a 24 entrees en
parallele sur laquelle arrivent les 24 bits de chaque nombre binaire
extrait de la memoire 4a. Ces 24 bits sortent en serie sur une sortie
unique dans un ordre allant du bit de poids le plus fort vers le bit
de poids le moins fort.
Lorsque le maximum global arrive sur le registre paralleleserie, le
comparateur du circuit 5a2 le determine.
A la sortie serie, on compte le rang N du premier bit egal a 1 du
maximum global. Ce rang N est le rang de poids le plus fort. Il depend
du niveau du signal de stimulation, des amplifications, du nombre de
stimulations successives qui sont cumulees et des individus.
L'appareil selon l'invention determine automatiquement le rang N du
bit le plus significatif du maximum global.
En variante, au lieu d'utiliser un registre parallele-serie pour
determiner le rang N du bit le plus significatif du maximum global, on
peut utiliser un microprocesseur qui compte le rang du premier 1 de
tous les nombres binaires inscrits dans la memoire de l'accumulateur
et qui determine le rang N le plus eleve.
Le bloc 5a3 comporte, en plus du registre parallele-serie, des
circuits logiques qui enregistrent la valeur N du bit de poids le plus
fort du maximum global. Ces circuits logiques comportent un monostable
Mi qui bascule lorsque le premier 1 apparait a la sortie serie du
registre parallele-serie lorsque le maximum global passe dans le
registre.
La sortie (#1I de ce monostable est connectee sur une entree d'une
premiere porte ET1, dont la deuxieme entree est connectee sur la
sortie d'une horloge H1 qui commande les sorties en serie du registre
parallele-serie. La sortie de la porte ET1 est connectee sur l'entree
d'une deuxieme porte ET2 dont la deuxieme entree est connectee sur la
sortie de l'horloge Ho qui commande les sorties de la memoire 4al.
On obtient a la sortie de la deuxieme porte ET2 un nombre de coups
d'horloge Ko = QM1.H1.Ho qui est egal au nombre N recherche lorsque
l'adresse du nombre qui passe,a travers le registre serie parallele
est egale a l'adresse du maximum global.
Le nombre Ko est envoye sur le bloc suivant 5a4 qui a pour fonction de
generer le gabarit utile N+8 qui sera applique a tous les nombres
binaires.
Pour obtenir le gabarit utile N+8, il faut ajouter au nombre N huit
coups de l'horloge H1 qui commande les sorties H1 du registre
parallele-serie.
La sortie de l'horloge H1 est connectee sur une entree d'une porte ET3
dont la deuxieme entree est connectee sur la sortie Q du monostable
Ml.
La sortie de la porte ET3 est connectee sur un diviseur par huit de
sorte que ce diviseur emet une premiere impulsion lorsque le
monostable M1 bascule, c1est-a-dire lorsque le bit de poids le plus
fort du maximum global est detecte et une deuxieme impulsion pour N+8.
La sortie du diviseur par huit est connectee sur un deuxieme
monostable M2 dont la sortie Q#12 est connectee sur une entree d'une
porte ET4 dont la deuxieme entree est connectee a la sortie de la
porte ET3.
La sortie de la porte ET4 emet un signal logique = QM1.H1.QM2 qui
intervient huit coups d'horloge H1 apres N.
Les N+8 coups d'horloge sont appliques a un compteur programmable dont
la sortie est connectee sur une memoire tampon a huit bits qui recoit
l'impulsion indiquant l'egalite entre l'adresse du maximum global et
l'adresse variable des nombres qui defilent.
Cette memoire enregistre le nombre N+8 qui correspond au gabarit utile
qui sera applique a tous les nombres binaires par le circuit suivant
represente par le bloc SaS.
Le bloc 5a5 comporte un compteur decompteur programme sur le nombre
binaire N+8. Pour chaque nombre qui defile, ce compteur evolue a
chaque coup d'horloge de N+8 a zero et atteint zero apres
N+8 coups d'horloge.
Le bloc 5a6 represente les circuits qui permettent d'optimiser tous
les nombres binaires enregistres en 24 bits dans la memoire 4a en ne
conservant que le N+8 premiers bits de chaque nombre binaire.
Le bloc 5a6 comporte un registre serieparailele qui re coit sur une
entree serie le N+8 premiers bits de chaque nombre binaire sortant en
serie du registre serie parallele compris dans le bloc Sa3.
Pour chaque nombre binaire dont les bits arrivent en paral lele sur
les entrees du registre parallele-serie, N+8 coups d'horloge- sont
appliques simultanement aux deux registres et il apparavit en
parallele, sur les sorties du deuxieme registre, un nombre binaire de
N+8 bits dont le N premiers bits sont egaux a zero.
On remarquera que les 256 nombres binaires enregistres dans la memoire
4a sont-balayes une premiere fois par le registre parallele-serie pour
determiner le maximum global et le gabarit utile N+8 et une deuxieme
fois pour appliquer a tous les nombres le gabarit utile N+8.
La sortie des blocs 5a6 et 5b6 de chaque voie sont con nectees sur un
convertisseur numerique a analogique 6a, 6b, afin de visualiser les
signaux analogiques optimises et d'effectuer la multiplication de ces
signaux dans un multiplicateur analogique 7 qui recoit le signal
analogique optimise y1 de la voie 1 et le signal analogique optimise
y2 de la voie 2 et qui emet un signal egal au produit yl.y2.
La sortie du multiplicateur analogique 7 est connectee sur un bloc 81
qui comporte un fIltre passe-bas et un circuit derivateur qui delivre
un signal qui passe par zero a des instants correspondant aux maxima
et aux minima de la courbe y1.y2.
Le bloc 81 comporte un circuit detecteur de passage a zero et une
memoire qui memorise les adresses, c'est-a-dire les coups d'horloge
qui correspondent a ces passages a zero.
Le circuits detecteur de passages a zero est un circuit integre connu.
Au lieu d'utiliser un multiplicateur analogique 7, on peut utiliser un
multiplicateur numerique. Dans ce cas, les convertisseurs
numerique-analogique 6a, 6b sont supprimes
Le bloc 7 represente alors un multiplicateur numerique associe a une
memoire qui memorise des nombres binaires de 8 bits correspondant aux
valeurs du produit yl.y2. Dans ce cas, les sorties de la memoire sont
connectees sur un comparateur binaire a 8 bits 82 qui compare les
nombres deux a deux et qui comporte trois sorties S1, S2, S3 et on
obtient un signal logique 1 sur S1 si
A greater than B, sur S2 si A = B et sur S3 si A less than B.
Le bloc ~82 comporte, en outre, une bascule JK dont la sortie Q est
connectee en parallele sur un premier monos table qui declenche sur un
front descendant et sur un deuxieme monostable qui declenche sur un
front montant.
La remise a zero de cette bascule est connectee sur la sortie S3 du
comparateur et l'entree horloge sur la sortie S1.
Le bloc 83 est connecte sur le registre d'adresse 4a2 associe a la
memoire 4al (ou sur le registre 4b2 associe a la memoire 4a2). C'est
un circuit d'aiguillage qui comporte huit portes ET a deux entrees.
Une des entrees de chaque porte est commune et elle est reliee a un
circuit de commande d'ouverture des portes venant du bloc N. 8 ou du
bloc 82. Les autres entrees des huit portes recoivent chacune un des
huit bits du nombre binaire indiquant chaque adresse.
L'entree commune aux huit portes recoit un signal de commande chaque
fois que le produit yl. y2 passe par un minimumou un maximum qui est
detecte soit par le bloc analogique 81, soit par le co-parateur
numerique 82
Les sorties des huit portes ET du bloc d'aiguillage 83 sont connectees
sur deux memoires qui font partie du bloc 84 et qui enregistrent
respectivement les adresses des maxima et des minima particuliers.
On a represente en pointilles sur la figure 3 un bloc eventuel 85 qui
peut etre utilise dans le cas ou l'appareil comporte a la fois un
detecteur analogique 81 et un detecteur numerique 82. il peut exister
des divergences entre les adresses des minima et des maxima
determinees par ces deux -circuits.
Le bloc 85 comporte des circuits logiques de comparaison des adresses
determinees par les deux systemes et de validation de ces adresses
seulement si elles colncident, ce qui permet d'eliminer des maxima et
des minima non significatifs.
La figure 4 represente une courbe normale des signaux electriques se
propageant le long du systeme nerveux auditif.
Il s'agit d'une courbe lissee obtenue apres un traitement des signaux
destine a faire disparaitre le plus possible les -accidents et bruits
donnant naissance a des pentes nulles non significatives.
Les abscisses representent le temps mesure en millisecondes a partir
d'une stimulation.
On voit ~que la courbe presente une succession de minima mo - ml...m7
qui delimit#ent des tranches A - B...H correspondant a la propagation
du signal nerveux a travers le systeme.
Entre les minima, la courbe presente des maxima particuliers M1 -
M2...M7 qui delimitent des tranches I, II...VII. Ces maxima
correspondent a des centres d'activite sensorielle bien determines.
Par exemple, la tranche I correspond au nerf acoustique, la tranche
Il aux noyauxccochlealres, la tranche III au complexe olivaire, la
tranche IV au lemnisque lateral etc...
On connait bien les latences normales, c'est-a-dire les durees qui
separent les divers maxima M1 a M7 de l'origine qui correspond a une
stimulation. On sait par exemple que la latence normale du maximum M1
est de 1,9 ms, celle du maximum M2 de 3 ms, celle du maximum M3 de 4,1
ms.
Le probleme a resoudre est de mesurer avec une tres grande precision
les retards des maxima pour comparer ceux-ci aux valeurs normales
connues.
Les circuits 81, 82, 83, 84, 85 ont permis de determiner les adresses
donc les retards des maxima et des minima.
On va expliquer maintenant comment il est possible de determiner avec
toute la precision voulue les adresses des maxima particuliers en
eliminant notamment les points de la courbe qui correspondent a des
pentes nulles dues a des bruits ou autres signaux parasites grace aux
circuits 9a et 9b.
Dans un premier temps, on divise ltensemble des donnees en un certain
nombre de sous-ensembles ou tranches A, B...H, delimitees par les
minima mi, m2 etc. MEme si les minima sont determines avec une
certaine imprecision, celle-ci nta aucune influence sur la precision
de la determination des maxima Ml, M2...M7.
Chacun de ces maxima dit maxima particulier est determine comme etant
le maximum general d'un sous-ensemble par des circuits analogues aux
circuits 5al, 5a2, qui ont ete utilises pour determi- ner le maximum
global de tous les points de la courbe.
Le bloc 9a represente des circuits de decoupage automatique des
donnees en tranches A, B... H. Ces circuits comportent une memoire
dans laquelle sont enregistrees les adresses des minima mi, m2 et un
compteur d'adresse de cette memoire
Le bloc 9b represente des circuits de recherche automatique du maximum
particulier a chaque tranche. Les circuits 9b comportent un
comparateur binaire 8 bits associe a une memoire qui compare des
nombres binaires deux a deux,qui enregistre en memoire le plus eleve
des deux et qui le compare ensuite a un autre et ainsi de suite jusqu
a la fin de chaque tranche et qui enregistre a chaque fois L'adresse
du maximum particulier a chaque tranche.
Le bloc 9b comporte, de plus, un comparateur binaire d'adresses qui
compare les adresses des nombres qui entrent dans le comparateur de
recherche du maximum particulier a l'adresse du minimum suivant.
Lorsqutil y a egalite entre les adresses, ce comparateur emet un
signal qui commande la mise en memoire de l'adresse du maximum
particulier de la tranche, qui commande un monostable dont la sortie
commande la remise a zero du dispositif de recherche du maximum
particulier et qui introduit dans la memoire d'adresses des minima
l'adresse du minimum suivant.
Le bloc 10a represente une horloge et des diviseurs par 2, 4, 8 qui
commandent les operations' successives de lecture et ecriture des
differentes memoires contenues dans les blocs 81 greater than 82, 84,
9b.
Le bloc 10b represente un dispositif d'affichage qui est relie a la
memoire du bloc 9b dans laquelle sont memorisees les adresses des
maxima particuliers M1...M7.
Le bloc 10b comporte, de facon connue, un convertisseur
binaire-decimal et un afficheur lumineux qui affiche successivement
les valeurs decimales des latences a une cadence permettant la
lecture.
Le bloc 10c represente un dispositif eventuel de visualisation
analogique de la courbe des latences.
En resume, un appareil selon l'invention permet l'etude des signaux
neuro-sensoriels avec une optimisation du rapport signal/bruit qui est
obtenue par la combinaison des elements ci-apres
- deux electrodes voisines suivies de deux voies de traitement du
signal permettant d'optimiser le signal relatif a chaque electrode par
un grand nombre de stimulations successives et par somma- tion des
signaux equidistants de ces stimulations;
- des circuits qui permettent de rechercher automatiquemnet le maximum
global de toutes les valeurs, le rang N du bit le plus significatif de
ce maximum global et d'optimiser les valeurs binaires en les limitant
aux bits de rang superieur a N + 8 afin d'eliminer les valeurs du
signal inferieures a un seuil determine qui n'ont aucun interet
pratique pour la recherche des latences;;
- des circuits qui permettent d'effectuer la multiplication, par voie
analogique et/ou numerique des signaux optimises;
- des circuits qui permettent de rechercher les maxima et les minima
du produit optimise des signaux des deux voies, de diviser l'ensemble
des donnees en sous-ensembles delimites par les minima et de
rechercher le maximum particulier a chaque tranche et l'adresse-de ce
maximum qui correspond a un temps de latence,qui peut etre affiche en
valeur decimale d'ou une lecture immediate par un praticien.
Claims
_________________________________________________________________
REVENDICATIONS
1. Appareil electronique d'analyse de signaux electriques
neuro-sensoriels pour detecter des anomalies, caracterise en ce qu'il
comporte un generateur (1) de stimulations d'un systeme
neurosensoriel, deux electrodes (2a, 2b), qui sont appliquees en deux
points voisins du trajet d'un systeme neuro-sensoriel et qui captent
les signaux electriques faisant suite a chaque stimulation, une
horloge de synchronisation (H) qui commande en synchronisme les
stimulations et des prises d'echantillons sur les signaux captes par
chaque electrode a des instants determines apres chaque stimulation,
des circuits electroniques (3a, 3b, 4a, 4b) pour totaliser les valeurs
numeriques des echantillons equidistants de chaque stimulation et pour
mettre en memoire les valeurs totalisees, des circuits electroniques
(5a, 5b) pour optimiser les valeurs binaires des echantillons en
eliminant tous les bits de poids inferieur a un seuil variable (N +
8),des circuits electroniques (7) de multiplication des signaux
optimises issus de chaque voie, des circuits electroniques (8) pour
detecter les minima m et les maxima M du produit, des circuits
electroniques (9) pour diviser l'ensemble des donnees en tranches
delimitees par les minima, pour rechercher le maximum particulier a
chaque tranche et pour enregistrer l'adresse de ces maxima
particuliers et un dispositif (10) d'affichage decimal des adresses
des maxima particuliers qui correspondent aux temps de latence.
2. Appareil selon la revendication 1, caracterise en ce que lesdits
circuits (5a, 5b) d'optimisation des signaux de chaque voie comportent
des circuits electroniques (5al, 5a2) qui determinent automatiquement
le. rang (N) du bit le plus significatif de la valeur binaire du
maximum global et des circuits (5a3, 5a4, 5a5, 5a6) qui limitent la
valeur binaire de tous les echantillons a un gabarit qui est constitue
par les bits de rang superieur au rang N augmente d'un nombre
constant.
3. Appareil selon la revendication 2; caracterise en ce que lesdits
circuits d'optimisation comportent- un comparateur binaire (5aI)
associe a une memoire tampon qui compare tous les nombres binaires
deux a deux et qui enregistre l'adresse du plus grand de ces nombres,
appele maximum global;- un registre parallele-serie (5a3) a travers
lequel tous les nombres defilent, qui est associe a un comparateur
d'adresse (5a2) qui compare l'adresse evolutive des nombres qui
traversent le registre a l'adresse du maximum global et des circuits
logiques qui enregistrent le rang N du bit le plus significatif dudit
maximum global et un gabarit utile comportant tous les bits superieurs
a un rang egal au rang N augmente d'un nombre determinelpar parexemple
tous les bits superieurs au rang N + 8;;- et un registre
serie-parallele (5a6) a travers lequel tous les nombres defilent et
qui limite les nombres binaires aux bits compris dans ledit gabarit.
4. Appareil selon la revendication 1, caracterise en ce qu'il
comporte, a la sortie de chaque voie, un convertisseur numeri-
que-analogique (6a, 6b) dont les sorties sont connectees sur un
multiplicateur analogique (7) dont la sortie est connectee sur un
circuit de derivation (81) associe a des circuits de detection du
passage a zero du signal derive.
5. Appareil selon la revendication 4, caracterise en ce qu'il
comporte, en outre, un multiplicateur binaire des valeurs numeriques
des signaux optimises des deux voies et un comparateur binaire (82)
qui compare deux a deux toutes les valeurs du produit calculees par
ledit multiplicateur et qui detecte les fins de croissance ou de
decroissance correspondant aux maxima et aux minima.
? ?
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