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Gene Or Protein
(10/ 108)
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Etre
(52)
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Est A
(25)
[8][_]
ODC
(9)
[9][_]
LDB
(9)
[10][_]
CD 7
(5)
[11][_]
DMO
(4)
[12][_]
Sys
(1)
[13][_]
Egt
(1)
[14][_]
Adre
(1)
[15][_]
Acti
(1)
[16][_]
Physical
(26/ 92)
[17][_]
8 bits
(31)
[18][_]
de 8 bits
(12)
[19][_]
5 bits
(4)
[20][_]
32 octets
(4)
[21][_]
3 bits
(3)
[22][_]
de 32 octets
(3)
[23][_]
de 244 ns
(3)
[24][_]
de 50 %
(3)
[25][_]
de 488 ns
(3)
[26][_]
de 32 bytes
(3)
[27][_]
de 2,048 Mbit/s
(2)
[28][_]
32 bytes
(2)
[29][_]
244 ns
(2)
[30][_]
de 976 ns
(2)
[31][_]
976 ns
(2)
[32][_]
4 bits
(2)
[33][_]
de 32 bits
(2)
[34][_]
1 l
(1)
[35][_]
7 bits
(1)
[36][_]
de 11 bits
(1)
[37][_]
488 ns
(1)
[38][_]
904 ns
(1)
[39][_]
de 36 bits
(1)
[40][_]
16 bits
(1)
[41][_]
601 l
(1)
[42][_]
10 l
(1)
[43][_]
Molecule
(7/ 29)
[44][_]
LDA
(11)
[45][_]
DMDO
(6)
[46][_]
nexion
(5)
[47][_]
DES
(2)
[48][_]
SOO
(2)
[49][_]
DOOO
(2)
[50][_]
paral
(1)
[51][_]
Disease
(1/ 5)
[52][_]
Lues
(5)
[53][_]
Generic
(1/ 1)
[54][_]
cation
(1)
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Publication
_________________________________________________________________
Number FR2513057A1
Family ID 1930353
Probable Assignee Mitel Corp
Publication Year 1983
Title
_________________________________________________________________
FR Title MATRICE DE COMMUTATION TEMPORELLE
Abstract
_________________________________________________________________
LA MATRICE DE COMMUTATION TEMPORELLE COMPREND UN MOYEN 101A, 101B,
102A, 102B POUR RECEVOIR DES SIGNAUX TEMPORELS DIVISES EN INTERVALLES
DE TEMPS SERIE, SUIVANT UNE PREMIERE SEQUENCE, SUR UNE PLURALITE DE
JONCTIONS D'ENTREE PCMIN0 A PCMIN7, UN MOYEN 102A, 102B, 110 DE
COMMUTATION POUR COMMUTER LESDITS SIGNAUX VERS UNE PLURALITE DE
JONCTIONS DE SORTIE PCMOUT0 A PCMOUT7 SUIVANT UNE SECONDE SEQUENCE, ET
UN MOYEN 107A, 107B DE RECEPTION DE SIGNAUX DE COMMANDE.
UN MOYEN DE COMMANDE 110A, 110B DU MOYEN DE COMMUTATION EST PREVU POUR
ETABLIR LADITE SECONDE SEQUENCE A LA RECEPTION DE SIGNAUX DE COMMANDE
D'UNE PREMIERE FORME ET DE COMMANDE DUDIT MOYEN DE COMMUTATION A LA
RECEPTION DE SIGNAUX DE COMMANDE D'UNE SECONDE FORME POUR DELIVRER DES
SIGNAUX DE COMMANDE D'UNETROISIEME FORME A LADITE PLURALITE DE
JONCTIONS DE SORTIE PCMOUT0 A PCMOUT7.
Description
_________________________________________________________________
-25 130577
La presente invention concerne une matrice de co" mutatiocr te -
porelle, particulierement une matrice qui commute des signaux d'en-
tree MIC transmis par un groupe de lignes d'entree a partir d'inter-
valles de temps quelconques vers d'autres intervalles de temps ou les
memes dans un groupe de lignes de sortie et qui peut aussi substituer
d'autres signaux sur les lignes de sortie, facilitant la communi-
cation controleur a controleur sur les memes lignes que les signaux
d'entree MIC.
Une matrice de commutation de multiplex temporelle a pratique-
ment une pluralite de lignes d'entree transmettant des trames de mots
MIC qui doivent etre commutes vers une pluralite de lignes de sortie.
Pratiquement, le signal sur chaque ligne est organise en une suite de
trames, chaque trame etant divisee en 32 voies *temporelles, chaque
voie etant formee d'un mot MIC de 8 bits Le debit de trame normalise
est de 8 k Hz, correspondant a un debit de 2 048 Ybit/s transmis sur
chaque ligne La fonction d'une matrice de commutation temporelle est
de commuter chacune des 32 voies d'entrees d'une ligne d'entree vers
une voie de sortie quelconque sur une ligne de sortie quelconque.
La fonction de commutation ci-dessus est remplie dans le sys-
teme decrit dans le brevet US 4 093 827 Dans ce-systeme, les signaux
MIC serie des lignes d'entree sont mis en parallele et emmagasines
dans un registre a decalage Avec des decalages de temps d'un bit, le
contenu de chaque registre a decalage est emmagasine, en parallele,
dans une memoire de parole Chaque mot MIC est enregistre dans la
memoire a une position correspondant a la ligne d'entree d'o il
arrive, et suivant son ordre dans la trame correspondante En conse-
quence, la memoire est organisee sous la forme de-32 (trames) x 8
(lignes) = 256 mots de 8 bits chacun L'adresse de chacun des mots est
aussi representee par un mot de 8 bits, o les trois bits de poids
faible representent la ligne d'entree et les 5 bits de poids
forts l'ordre sequentiel de la trame.
Une memoire d'adresse est egalement prevue pour emmagasiner la
sequence d'adresses de sortie, les adresses des mots a lire y etant
emmagasinees en des emplacements sequentiels representant la sequence
de sortie Ces adresses sont lues sequentiellement et appliquees aux
entrees d'adresses de lecture de la memoire de parole; Cela entraine
que les mots MIC emmagasines sortent sous forme parallele, suivant une
nouvelle sequence, vers un circuit de sortie qui convertit les mots
paralleles en format serie et les applique a une pluralite de
lignes de sortie.
Le reseau mentionne ci-dessus convient particulierement a la
commutation de la parole codee en MIC a partir d'une pluralite de
lignes d'entree vers une pluralite de lignes de sortie, virtuelle-
ment sans blocage, et on peut construire des reseaux de commutation
destines a com muter un grand nombre de lignes d'entree, chacune ayant
par exemple 32 voies MIC serie, vers un grand groupe de lignes de
sortie du meme type Il est pourtant restreint a la commutation de mots
MIC recus des lignes d'entree, et, pour commander un tel reseau de
matrices, on doit utiliser des bus auxiliaires controleur a controleur
Cela accroit la complexite du cablage physique et
l'organisation temporelle, car les mots MIC doivent etre soigneuse-
ment synchronises dans le temps a travers tout le reseau.
Cependant, il est preferable de commuter les donnees aussi bien que la
parole sur le meme reseau Le systeme anterieur mentionne ci-dessus
n'apparait pas capable de traiter les deux chaines de donnees et de
parole MIC sur les memes lignes, particulierement quand les donnees
sont engendrees par un ou une pluralite de controleurs de matrices
particuliers ou destinees a ceux-ci Dans ces systemes, il est
necessaire que le reseau puisse transmettre les signaux de commande ou
de donnees entre les controleurs ainsi que les signaux de parole MIC,
ou des donnees engendrees par un controleur ou a faire passer a
travers un controleur pour etre appliquees a des lignes MIC pour des
communications bidirectionnelles avec des terminaux distants de
donnees, tel que des terminaux d'abonnes, qui eux-memes peuvent etre
une combinaison de terminaux de donnees et de parole En clair, le
probleme de la synchronisation des signaux pour un tel reseau
etendu serait extremement complexe et un tel reseau serait extreme-
ment difficile a agrandir sur le plan pratique.
La presente invention concerne une matrice de commutation tempo-
relle qui peut traiter a la fois la parole MIC et les donnees dans
lequel les signaux de parole sont recus d'une pluralite de lignes a
multiplex temporel d'entree et sont commutes vers des lignes de
sortie du meme type Cependant, contrairement a la technique ante-
rieure, dans la presente invention, les signaux recus peuvent etre lus
par le controleur lui-meme, c'est a dire, utilises pour commander le
controleur, et le controleur peut lui-meme engendrer ou faire passer
des signaux de commande ou de donnees vers les lignes de sortie De
cette maniere, le controleur peut etre, en effet, un terminal
interactif qui, non seulement commande la commutation dans une matrice
particuliere de commutation temporelle, mais egalement communique
aussi avec les autres controleurs et avec des terminaux de
donnees d'abonnes qui peuvent etre relies a des lignes externes.
Ainsi, le controleur peut etre utilise pour acceder a des bases de
donnees ou des programmes locaux ou distants, etre utilise pour
faciliter des communications calculateur a calculateur et en general
peut faciliter la connexion a la fois de circuits de parole et de
donnees et agir sur les circuits de donnees pour des commandes ou
dans d'autres buts.
En effet, une caracteristique de la presente invention que le
controleur peut directement commander les appareils peripheriques dont
une premiere classe comprend une pluralite de commutateurs a trois
etats ou d'amplificateurs montes en serie dans chaque ligne de sortie,
ce qui facilite l'interconnexion de la matrice de l'invention
dans differentes formes de reseau.
A noter que, suivant l'invention, on atteint cet objectif par le memes
lignes d'entree et de sortie que celles qui transmettent des signaux
de parole MIC Aucun bus special controleur a controleur n'est
necessaire pour la communication La donnee qui est une donnee d'entree
dans la matrice suivante peut etre lue par le controleur, ou si elle
est destinee a un controleur d'une matrice suivante, par le controleur
de matrice suivant De plus, la base de temps de ces signaux de donnees
est telle qu'aucune circuitrie speciale autre que celle decrite dans
la suite n'est necessaire pour les commuter ou les envoyer Un reseau
compose de ces matrices peut ainsi subir des extensions ou etre
modifie sans se preoccuper extraordinairement de
la base de temps des signaux a travers le reseau.
D'une maniere generale, l'invention concerne une matrice de
commutation temporelle comportant une circuit pour recevoir des pre-
mieres sequences de signaux divisees en intervalles de temps serie sur
une pluralite de lignes d'entree, des appareils de commutation pour
commuter les signaux vers une pluralite de lignes de sortie suivant
une seconde sequence, un circuit recepteur pour recevoir des
13057
signaux de commande, un, circuit pour commander les appareils de
commutation pour etablir la seconde sequence a la reception des
signaux de commande d'une premiere forme et pour commander les
appareils de commutation a la reception d'une seconde forme de signaux
de commande pour delivrer une troisieme forme de signaux de
commande vers la pluralite des lignes de sortie.
Plus particulierement, l'invention concerne une matrice de com-
mutation temporelle comportant un convertisseur serie-parallele des-
tine a recevoir des signaux de multiplex temporels d'une pluralite de
lignes d'entree et a convertir les signaux en sequence sous forme
parallele, et une memoire de donnees pour recevoir les signaux
paralleles pour les emmagasiner suivant un plan predetermine Un
ensemble de circuits est prevu pour recevoir des signaux de commande
d'une pluralite de lignes de commande, les signaux de commande etant
formes de bits d'adresse et de donnees Une memoire de connexion
emmagasine les bits de donnees aux endroits specifies par les bits
d'adresse La memoire de connexion est lue sequentiellement pour
delivrer un mot de donnees forme d'une pluralite de bits paralleles.
Un multiplexeur a une paire de bus qui lui sont relies, un bus
d'entree etant connecte pour recevoir les signaux de sortie de la
memoire de donnees et l'autre bus de sortie etant connecte pour
recevoir une premiere partie predeterminee du mot de donnees Un
ensemble de circuits est prevu pour appliquer une seconde partie
predeterminee du mot de donnees a l'entree de commande du multi-
plexeur de maniere que le multiplexeur delivre soit des signaux de la
memoire de donnees, soit la premiere partie predeterminee du mot de
donnees pendant des periodes de temps commandees par la seconde
partie predeterminee du mot de donnees Un convertisseur parallele-
serie recoit les signaux de sortie du multiplexeur et les convertit
en forme serie pour les appliquer a une pluralite de lignes de sortie.
De preference, une pluralite de portes de sortie a trois etats est
prevue dont chacune egt montee en serie avec une ligne de sortie
correspondante Les portes a trois etats sont commandees par une
troisieme partie predeterminee du mot de donnees lu dans la memoire de
connexion, de maniere que l'etat de transmission de chacune des
lignes de sortie puisse etre commande a chaque intervalle de temps.
Il est preferable egalement qu'une partie predeterminee du signal de
commande soit appliquee a une ligne de commande reservee
13057 -
pour la commande des circuits externes qui peuvent y etre relies.
Les caracteristiques de l'invention mentionnees ci-dessus, ain-
si que d'autres, apparaitront plus clairement a la lecture de la
description suivante d'un exemple de realisation, ladite description
etant faite en relation avec les dessins j oints, parmi lesquels: les
Figs 1 et l A representent le bloc-diagramme d'une matrice suivant
l'invention, la Fig 2 A est un diagramme temporel, la Fig 2 B montre
la position pratique des bornes d'une puce quand le circuit suivant
l'invention est integre dans une seule puce, les Figs 3 Aa, 3 Ab, 3 Ba
et 3 Bb, accolees comme l'indique la Fig 3, represente un diagramme de
formes d'onde, La Fig 4 est le schema, sous forme de blocs logiques,
de la partie interface du controleur de l'invention, la Fig 5, sous
forme des Figs SA et 5 B accolees, est le diagramme de la partie
interface du controleur de l'invention, la Fig 6, formee des Figs 6 A
et 6 B accolees comme l'indique la Fig 6 C, est un diagramme du
manipulateur de donnees de sortie et d'une partie accessoire de
l'ensemble des circuits de l'invention, la Fig 7 est un diagramme de
la partie memoire de donnees et du multiplexeur d'entree de
l'invention, et la Fig 8, formee des Figs 8 A et 8 B accolees comme
l'indique la Fig 8 C, est un schema de la memoire de connexion et
d'une partie
accessoire des circuits de l'invention.
Comme le montre la Fig 1, une pluralite de lignes d'entree
transmettant des signaux d'entree de multiplex temporels, soit, en
pratique, 8 lignes PCMINO A PCMIN 7, est reliee a un manipulateur de
donnees d'entree, montre en deux parties l Ol A et 101 B Les donnees
de chaque ligne d'entree -sont recues en serie ainsi que le montre la
Fig 2 A, o la suite des temps T de donnees est divisee en trames 201,
chaque trame etant divisee en 32 voies 202, et chaque voie etant
divisee en 8 bits formant un mot de donnees 203 Dans les manipula-
teurs l Ol A et l Ol B, les signaux serie de chaque voie sont
convertis en parallele Les sequences de signaux resultantes sont
appliquees, par une jonction parallele a 8 bits, de chaque
manipulateur a l'entree de donnees D de deux parties correspondantes
d'une memoire de donnees 102 A et 102 B, auxquelles on se referera
ci-dessous par memoire 102 Bien entendu, ceci se retrouve dans le
brevet US 4 093
827, deja cite Les temps d'emmagasinage des donnees dans les me-
moires de donnees 102 A et 102 B sont commandes par les circuits
logiques de commande d'ecriture 103 A et 103 B qui, eux-memes, sont
com-
mandes par une paire de fils SDMW et d'horloge C 244, tous deux
transmettant des formes d'ondes de base de temps engendrees par un
generateur de forme d'ondes de base de temps 118, Fig l A La partie
memoire pourrait, bien entendu, etre combinee ainsi que les parties
du manipulateur des donnees d'entree et des circuits logiques de com-
mande d'ecriture La memoire de donnees est, dans l'exemple decrit,
organisee en 256 x 8 bits pour emmagasiner une trame de chacune des 8
lignes d'entree, chacune fonctionnant a 2 048 kbit/s.
Le signal de sortie Q de la memoire de donnees 102 est transmis, par
une jonction parallele a 8 bits et un ensemble de circuits qui seront
decrits plus tard, vers un manipulateur de
donnees de sortie 104, qui effectue la conversion parallele-serie.
Le manipulateur 104 est actionne par les signaux d'entree et de sortie
d'horloge et des signaux de base de temps de chargement de
sortie par ses fils I/PCLK, O/PCLK et O/PLD, respectivement.
Les fils de sortie paralleles a 8 bits 105 sont relies a un nom-
bre correspondant de commutateurs ou amplificateurs a trois etats 106,
dont les sorties sont reliees a un groupe de 8 fils de sortie
PCMOUTO A PCMOUT 7, chacun transmettant des signaux de sortie de
multi-
plex temporels.
Une memoire de connexion de 256 x 1 l bits, organisee en une
partie 107 A a 8 bits et une partie 107 B a 3 bits, a ses bornes d'en-
tree D reliees, par CD 7 A CDO, a une source de donnees qui est un
interface de controleur 117, Fig l A, qui est relie a un controleur a
microprocesseur, non mbntre Les 8 bits d'entrees d'adresse paral-
leles AD sont relies a la sortie d'un multiplexeur 2:1 108, qui a deux
entrees paralleles a 8 bits Une des entrees est divisee en deux
groupes, l'un pour recevoir des adresses sur 5 lignes paralleles A 4 a
AO et l'autre pour recevoir les adresses sur 3 lignes paralleles CAR 2
A CARO, pour etre reliees a un controleur du microprocesseur, par
l'interface de controleur 117 L'autre entree parallele a 8 bits est
reliee a une source de base de temps de forme d'onde par les fils
CMRAC 7 A CMRACO Des circuits logiques de commande d'ecriture 109 A et
109 B ont respectivement leurs sorties reliees aux fils d'ecriture W
des memoire de connexion 107 A et 107 B, et recoivent des signaux de
base de temps sur les fils CCMLBW, SCR/W, et CLK 244.
Les fils de sortie a 8 et 3 bits paralleles des sorties Q des parties
de memoire de connexion 107 A et 107 B sont relies aux entrees
de donnees d'une paire de registres de donnees de memoire de con-
nexion correspondant ll OA et 1 OB Les fils de sortie des parties de
memoire de connexion 107 A et 107 B sont aussi relies aux entrees CMD
7 A CMDO et CMD 10 A CMD 8 de l'interface de controleur qui est relie
a
un controleur a microprocesseur, qui sera decrit plus tard.
Les fils relies aux sorties Q de la memoire de donnees 102 sont
relies aux entrees DMD 7 A DMD O de l'interface 117.
Les bits de sortie O a 7 du registre de donnees de memoire de
connexion 111 A sont appliques aux entrees paralleles a 8 bits des
multiplexers 110 et 111 La seconde entree a 8 bits du multiplexer est
reliee a la sortie d'une memoire de donnees 102 et sa S 9 rtie
parallele a 8 bits est reliee a l'entree du manipulateur de donnees
104 Sept des 8 bits de sortie parallele du multiplexeur 111 sont
appliques a l'entree d'adresse AD de la memoire de donnees 102,
cependant que le huitieme bit est applique a l'entree d'activation de
sortie de la partie 102 A et a l'entree activation de sortie de la
partie de memoire 102 B a travers un inverseur 119 Une seconde entree
parallele a 8 bits du multiplexeur 111 est reliee a la sortie
d'adresse A 4, a AO et la sortie d'adresse de memoire CAR 2 A CARO de
l'interface 117 De plus, une troisieme entree parallele a 7 bits est
reliee au generateur de forme d'onde de base de temps 118 par les
fils DMWAC 6 A DMWACO.
Les bits de sortie 8 a 10 du registre de donnees de memoire de
connexion ll OB sont appliques a une entree parallele a 3 bits CMDR 10
d'une porte OU 112 La seconde entree de porte OU 112 est reliee a un
fil CAR 7 de l'interface 117 La sortie de la porte OU 112 est reliee a
la partie selection d'entree du multiplexeur 110, de maniere que l'une
ou l'autre des deux entrees de multiplexeur puissent etre selectees.
Les fils de sortie de la partie du registre de donnees de memoire de
connexion 110 B transmettant les bits 8 et 9 sont relies a l'entree
d'un registre de resynchronisation 113, dont la sortie est reliee par
deux fils a un circuit logique 120 dont la sortie est reliee par un
fil a un convertisseur serie-parallele 114 Le fil de
sortie XC du bit 9 du registre de resynchronisation 113 est dispo-
nible pour la commande d'un circuit externe Les fils CAR 6 et CAR 5 de
l'interface 117 sont relies au circuit logique 120.
Les bits serie du fil de sortie du registre de donnees de
memoire de connexion 110 sont convertis en parallele par le conver-
tisseur serie-parallele 114 et sont delivres sous forme parallele a 8
bits de la sortie Q du convertisseur 114 au registre de commande
d'amplificateur de sortie 115 Les fils de sortie CDC 7 A CDCO du
registre 115 qui delivrent les signaux de commande de l'amplificateur
de sortie sont relies aux entrees correspondantes d'un circuit logi-
que de commande d'activation de sortie 116, comme le fil d'entree
d'activation d'amplificateur de sortie ODE, qui peut etre relie a un
circuit externe pour forcer l'amplificateur de sortie a trois etats a
prendre un etat particulier a partir du circuit externe Les fils de
sortie du circuit logique de commande d'activation de sortie 116 sont
relies aux entrees de commande des amplificateurs de sortie a trois
etats 106.
L'interface 117 interface le circuit decrit ci-dessus avec un
controleur a microprocesseur, non montre, par les fils bien connus E,
R/W, MR, CE, les fils du bus d'adresse A 5 a AO et les fils du bus de
donnees D 7 a DO Les entrees de l'interface 117 sont les fils de
lecture de la memoire de donnees DMD 7 A DMDO, au nombre de 8, et les
fils de lecture de donnees de la memoire de connexion CMD 7 A CMDO'et
CMD 10 A CMD 8, au nombre total de 11 Les sorties de l'interface 117
sont les fils individuels d'activation d'ecriture bas et haut de la
memoire de connexion CCMLBW et CCMHBW, 5 fils de bits d'adresse A 4 a
AO, des bits du registre d'adresse du controleur CAR 2 A CARO et CAR 7
A CAR 5, specifiant les adresses de memoires de donnees et de con-
nexion, et 8 fils specifiant les donnees d'entree de la memoire de
connexion CD 7 A CDO.
Dans la technique anterieure, les signaux d'entree sont recus sur les
fils PCMINO A PCMIN 7 et sont convertis en parallele dans un
convertisseur serie-parallele correspondant aux parties de manipula-
teurs de donnees d'entrees l Ol A et l Ol B Les donnees paralleles
sont alors ecrites dans une memoire de parole correspondant a la
memoire de donnees 102 Une memoire d'adresse, correspondant a la
memoire de connexion 107, emmagasine les adresses des mots de donnees
a lire vers un convertisseur parallele-serie correspondant au
manipulateur de donnees 104, d'o elles sont directement appliquees aux
lignes de
sortie PCMOUTO A PCMOUT 7.
La presente invention accomplit a la fois une fonction de commutation
temporelle et une fonction de commutation spatiale comme
on l'a deja mentionne ci-dessus.
Cependant, dans la presente invention, un controleur a micro-
processeur a, a la fois, des acces de lecture sur la memoire de
donnees 102 et des acces de lecture et d'ecriture sur la memoire de
connexion 107 Par consequent, pendant que la memoire de donnees 102
emmagasine une trame de mots de 8 bit recus sur les 8 liaisons
d'entree serie, n'importe lesquelles de ces donnees peuvent etre lues
par le controleur a microprocesseur Ceci est effectue du fait que la
memoire de donnees de sortie 102 est connectee par les fils de sortie
DMD 7 A DMDO de la memoire 102 A vers l'entree de l'interface du
controleur 117 Ainsi, les signaux de donnees transmis sur les lignes
d'entree MIC peuvent etre lus par le controleur a microprocesseur.
Le controleur a microprocesseur ecrit dans la memoire de con-
nexion 107, par les fils de donnees CD 7 A CDO, aux adresses speci-
fiees sur les fils A 4 a AO et CAR 2 A CARO qui sont connectes au
multiplexeur 108, et lit le contenu de la memoire de connexion, par
les fils CMD 7 A CMDO, qui relient la sortie de la memoire de
connexion 107 A aux entrees correspondantes de l'interface du contro-
leur 117.
Le microprocesseur peut aussi ecrire directement vers fils de sortie
PCMOUTO A PCMOUT 7, comme suit Des signaux provenant de la memoire de
connexion sont temporairement emmagasines dans les parties du registre
de donnees ll OA et ll OB Les 8 bits de poids fort sortent du registre
de donnees de la memoire de connexion ll OA, par CMDR 7 A
CMDRO, et sont appliques a l'une des entrees paralleles du multi-
plexeur 110, tandis que les bits de sortie de la memoire de donnees
102 sont appliques a l'autre entree Comme le bit 10 du registre de
donnees ll OB et le bit sur fil CAR 7 du controleur a microprocesseur
commandent celui des deux groupes d'entree du multiplexeur 110 qui
sera celui de la sortie vers le manipulateur de donnees de sortie 104
et les fils de sortie PCM, il est clair que le controleur a
microprocesseur peut substituer ses propres signaux sur les fils de
sortie aux mots MIC de la memoire de donnees 102.
Comme note plus haut, quand de tels signaux sont emmagasines dans la
memoire de donnees 102 a partir de la matrice precedente, que ce soit
des signaux de parole ou des signaux de donnees, ces signaux peuvent
etre lus par les fils DMD 7 A DMDO de la sortie de la memoire de
donnees 102 directement vers le microprocesseur local a travers
l'interface de controleur 117 En clair, les communications contro-
leur a controleur sont facilitees par l'utilisation de la presente
invention. Les signaux memorises dans la memoire de donnees 102 sont
normalement assignes aux jontions MIC de sortie et a des intervalles
de temps par les adresses determinees par des signaux memorises dans
la memoire de connexion 107 A et qui sont des entrees du multiplexeur
111, par le registre de donnees de memoire de connexion ll OA et les
fils paralleles de 8 bits CMDR 7 A CMDRO De plus, le microprocesseur
peut directement et specifiquement substituer des mots a sortir de la
memoire de donnees 102 par les fils d'adresse de memoire CAR 2 A CARO
et A 4 a AO, qui sont des entrees du multiplexeur 111 Une troisieme
source de signaux vers le multiplexeur 111 est formee par les fils de
signaux de base de temps DMWAC 6 A DMWACO qui sont relies au genera-
teur de signaux de base de temps 118, Fig l A. le microprocesseur
ecrit des mots de il bits O a 10 dans les parties de memoire de
connexion 107 A et 107 B aux adresses definies sur les fils CAR 2 A
CARO et A 4 a AO, aux temps definis par les circuits logiques de
commande d'ecriture 109 A et 109 B qui delivrent les commandes
d'ecriture a la memoire associee Le bit 10 de la memoire de connexion
est utilise pour selecter soit la memoire de donnees ou les bits 7 a O
de la memoire de connexion, comme source de mots de 8 bits a envoyer
aux jonctions de sortie serie Suivant l'etat du bit 10, les bits 7 a O
forment soit le mot a transmettre,
par les fils CMDR 7 A CMDRO et le multiplexer 110, vers le manipula-
teur de donnees de sortie, soit selecte un des 256 mots de 8 bits
memorises dans la memoire de donnees pour le transmettre aux jon-
ctions de sortie correspondantes pendant le temps de voie correspon-
dant Comme on l'a decrit plus haut, le bit 10 passe par la porte OU
112 qui change l'etat du multiplexeur 110 en definissant la source
particuliere de donnees qui est activee pour la transmission vers le
manipulateur de donnees de sortie 104.
13057
Le bit 9 de la memoire de connexion est utilise pour commander un
circuit externe Ce bit est recu de la partie 110 B, est corrige en
phase dans le registre de resynchronisation 113 par le signal d'horlo-
ge C 488 et est delivre sur le fil XC, pour la commande du circuit
externe. Le bit 8 est transmis de la partie 110 B, par le registre de
resynchronisation 113, le circuit logique 120, vers la convertisseur
serie-parallele 114, qui convertit les bits serie en groupes de 8 bits
parallele, qui sont memorises dans le registre 115 Le signal de sortie
est applique a la logique de commande d'activation de sortie 116, d'o
il est applique aux portes des amplificateurs de sortie a trois etats
106 Les etats de transmission et d'impedance de sortie de ces
amplificateurs sont ainsi definis pour les liaisons de sortie
correspondantes.
Quand le bit 10 est a " O ", les bits 7 a O de la memoire de con-
nexion definissent le mot de la memoire de donnees a transmettre a la
liaison de sortie serie qui correspond a la position de la memoire de
connexion, pendant la voie temporelle qui correspond aussi a la
position de la memoire de connexion Ainsi, quand le bit 10 est a " O
", les bits 7 a O forment un signal d'adresse qui est applique a
partir des fils CMDR 7 A CMDRO, par le multiplexeur 111, vers l'entree
AD de la memoire de donnees 102.
Quand le bit 10 est a " 1 ", les bits 7 a O de la memoire de connexion
forment le mot de donnees a envoyer vers la jonction de sortie serie
qui correspond a la position de la memoire de connexion, pendant la
voie temporelle correspondant a la position de la memoire de connexion
Ce mot passe par le multiplexeur 110, comme mentionne ci-dessus.
Ainsi, le controleur a microprocesseur lit les jonctions d'en-
tree serie, a partir de la memoire de donnees, sans s'occuper de la
trame, de la voie, de la synchronisation bit et de la conversion
serie-parallele En ecrivant dans la memoire de connexion, le contra-
leur peut transmettre des mots de donnees, par les liaisons de sortie
serie, sans s'occuper de la synchronisation et de la conversion
parallele-serie.
Avant de continuer la description, il peut etre utile de revoir
l'aspect fonctionnement physique et general de l'invention Comme
mentionne ci-dessus, la structure est une matrice de points de
croisement combinee temporelle et spatiale pour parole et donnees.
Dans l'exemple prefere de realisation et dans plusieurs prototypes
ayant donne satisfaction, la structure a ete fabriquee sous la forme
d'un pucede circuit integre CMOS La puce interface une horloge, un
microprocesseur, des lignees d'entree et de sortie, et une source
d'impulsions de trame Les references de la puce des prototypes, qui
correspondent a celles des Figs 1 et 1 A, sont donnees a la Fig 2 B.
Le signal applique au fil FP est l'impulsion de trame pour les signaux
entrants Le fil C 244 est une entree d'horloge de 244 nanosecondes Les
fils 510 a 517 sont les entrees MIC serie O a 7 et les fils SOO a 507
sont les sorties MIC serie O a 7 Le fil ODE est une entree
d'activation des amplificateurs de sortie, qui active ensemble tous
les amplificateurs de sortie a trois etats Le fil XC est une sortie de
commande externe Pour interfacer un controleur a
microprocesseur, le fil DS est utilise pour la validation des don-
nees, le fil R/W pour la lecture et l'ecriture, le fil DTACK pour
l'accuse de reception du transfert de donnees, le fil CE pour
l'activation de la puce, les fils D 7 a DO pour les lignes de donnees,
et les fils A 5 a AO pour les lignes d'adresse.
Le signal d'horloge qui est utilise par le generateur des signaux de
base de temps 118 pour engendrer tous les autres signaux
-de base de temps et de synchronisation est applique au fil C 244.
Pour revoir sommairement les fonctions decrites ci-dessus en se
referant aux bornes de la puce, les bornes d'entree SIO a 517 sont
huit jonctions d'entree vers la puce Les signaux numeriques serie, au
rythme de 2,048 Mbit/s, entrent par chaque jonction et sont
memorises dans la memoire de donnees 102 dans des blocs de 32 octets.
Chaque impulsion de -trame correspond a l'emmagasinage de 32 octets
pour chacune des huit jonctions entrantes Les donnees serie sont
converties en octets, chaque octet correspondant a une voie temporel-
le.
Les fils SOO a 507 sont les huit bornes de sortie de la puce.
La sortie est aussi une suite de donnees serie de huit bits, au rythme
de 2,048 Mbit/s La sortie est rafraichie continuellement toutes les
125 microsecondes, si les amplificateurs de sortie ont ete actives La
source de ces donnees de sortie est definie par le
microprocesseur du controleur comme provenant de la memoire de don-
nees, donc des jonctions d'entree, soit de la memoire de connexion
qui est alimentee par un bus parallele.
Le fil ODE est une borne materielle qui active ou desactive les
amplificateurs de sortie Son role principal est de fournir un moyen
pour eviter des contentions entre plusieurs puces de matrices de
points de croisement dont les sorties pourraient etre reliees en-
semble A la mise sous tension, par exemple, les amplificateurs de
sorties peuvent etre mis au repos et le microprocesseur peut ecrire
dans une bascule entree/sortie pour activer les sorties d'une maniere
controlee apres qu'elles aient ete positionnees en interne.
Le fil de commande externe XC est une sortie du bit 9 de la par-
tie de memoire de connexion 107 B Ce bit est positionne par le contr
6-
leur a microprocesseur et devient actif pour une jonction et une voie
definies quelconques Sa fonction primaire est d'activer en externe des
puces de matrices de points de croisement individuelles qui peuvent
etre arrangees en reseau et de fournir une possibilite de test boucle
Ainsi, l'ensemble des circuits externes est reduit au minimum. Les
fils DS, R/W, DTACK et CE correspondent a des bornes de protocole de
materiel qui sont utilisees pour interfacer la puce avec
differents microprocesseurs.
Les fils D 7 a DO sont les lignes de donnees paralleles entrant dans
la puce et elles sont utilisees pour y ecrire des informations de
commande et de donnees Les fils A 5 a AO sont les six lignes
d'adresse vers la puce et sont utilisees pour adresser des informa-
tions de commande.
Ainsi, les principaux elements sur -la puce sont une memoire de
donnees, constituees normalement par 32 octets pour chacune des huit
lignes d'entrees et arranges en six pages, une memoire de connexion
avec 32 bytes de 11 bits par byte pour chacune des huit pages, et un
registre d'adresse, qui sera decrit en relation avec l'interface de
controleur Les bytes bas et haut de chaque page de la memoire de
connexion sont retenus pour des formes de donnees speciales.
On trouvera ci-dessous une description detaillee du fonction-
nement de l'invention en se referant a chacun des circuits mentionnes
cidessus On decrira l'exemple de realisation en se referant aux puces
de circuits integres LS bien connues de tout le monde Afin de
mieux comprendre le fonctionnement des differents circuits de l'inven-
tion, on va d'abord decrire les signaux de base de temps.
Le generateur des signaux de base de temps peut etre concu
structurellement suivant de nombreuses formes, une fois que le dia-
gramme de temps des differentes formes d'onde est connu Ci-dessous
est donnee une description des formes d'onde a engendrer et le
fonctionnement resultant de la matrice de l'invention Il sera utile de
se referer aux Figs 1 et l A. Premierement, en ce qui concerne le
generateur des signaux de base de temps 118 de la Fig l A, une entree
d'horloge maitresse externe C 244 + fournit des impulsions d'horloge
espacees de 244 ns, dont le cycle de temps dure 244 ns, au generateur
De plus une impulsion de trame positive FP+ de largeur egale a 244 ns
est appliquee au generateur au debut de chaque trame, l'impulsion de
trame etant centree sur le flanc arriere de la partie positive des
impulsions d'horloge C 244 +, c'est a dire centree sur le cycle
d'horlo-
ge Donc l'impulsion de trame correspond a la longueur d'un cycle
d'horloge complet, c'est a dire la longueur d'un cycle de travail
d'un cycle d'horloge.
Du signal d'horloge C 244 + et de l'impulsion de trame FP+, se
deduisent plusieurs signaux d'horloge, tels que C 488 +, C 448-, C 976
+, C 976 et C 3904 + Ces signaux d'horloge ont un temps de cycle,
mesures en ns, qui est egal au nombre indique apres la lettre "C" et
ont des
polarites positive ou negative qui sont indiquees par + ou -.
Les autres signaux de base de temps seront decrits en se refe-
rant aux diagrammes temporels des Figs 3 A et 3 B, accolees ensemble.
Chacune des series de signaux de base de temps est indiquee sur le c 8
te gauche des figures, en ce qui concerne sa designation, le temps se
deroule de gauche a droite, ce qui veut dire que les signaux
vont de droite a gauche.
Le premier signal, en haut, est l'impulsion de trame FP+ recue de
l'exterieur Cette -impulsion est le point de reference du systeme et,
comme mentionne plus haut, a une largeur de 244 ns Son centre forme la
frontiere de trame Bien sur, elle apparait a la frontiere de chaque
trame complete et est engendree a partir d'une source
externe qui ne fait pas partie de l'invention.
Le signal suivant, au-dessous, est le signal d'horloge C 244 + recu de
l'exterieur Il a un cycle de temps de 244 ns et un cycle de
travail de 50 % Le flanc arriere de la partie positive de l'impul-
sion d'horloge est centre sur le point milieu de l'impulsion de trame.
13057
Le signal suivant est l'impulsion d'horloge deduite C 448 + dont la
periode est de 488 ns Son flanc avant coincide avec le centre de
l'impulsion de trame.
Le signal suivant est l'impulsion d'horloge C 496 + ayant une periode
de 976 ns Le bord arriere de sa partie positive coincide
avec le centre de l'impulsion de trame.
Chacune de ces impulsions d'horloge a un cycle de travail de 50 Les
signaux suivant PCMIN O + A PCMIN 7 + montrent les positions
temporelles de chaque bit sur une ligne MIC determinee d'entree dans
les parties l Ol A et 101 B de manipulateur de donnees d'entree
Chacune de ces periodes de temps contient un bit et dure 488 ns,
synchronisee sur chaque demi-cycle du signal C 976 + Par exemple, de
la 4 a la 11 periode de temps, on trouve les bits 7 a O de la voie 0,
les huit periodes suivantes portent les bits 7 a O de la voie 1, etc.
La serie de signaux suivante montre le signal du fil IDMIC+ qui est
applique aux parties l Ol A et l Ol B Ce signal a une periode de 488
ns et un cycle de travail de 50 % Ses flancs avant se trouvent au 3/4
de la periode suivant le debut de chaque bit des signaux PCMINO+ A
PCMIN 7 +, ce qui entraine un echantillonnage du bit 3/4 de periode
apres son debut.
La serie suivante montre les positions temporelles des donnees
decalees de 3/4 de bit Le debut de chaque bit y coincide avec le
flanc avant ole chaque impulsion positive du signal IDMIC+ Ce diagram-
me montre ainsi les positions temporelles des donnees telles qu'elles
ont ete decalees dans une partie d'un registre a decalage d'entree de
8 bits faisant partie du manipulateur de donnees d'entree, qui sera
decrit dans la suite, a partir des lignes PCMIN.
Une fois qu'une voie complete a ete echantillonnee et que le signal a
ete memorise dans le registre a decalage d'entree a 8 bits formant un
premier etage, il est decale dans un second etage du manipulateur de
donnees d'entree pour faire de la place pour les bits de la seconde
voie Le signal d'horloge pour ce processus est fourni sur le fil DMLD,
le signal DMLD etant une impulsion de 488 ns centree sur le centre des
impulsions de trame et apparaissant une fois tous
les 8 bits pendant le bit O ou le bit de poids faible.
Les donnees memorisees en parallele dans le manipulateur d'en-
tree sont alors transferees dans la memoire de donnees, 8 bits
13057
parallele a la fois Le manipulateur d'entree et la memoire de
donnees sont tous deux divises en deux parties, comme on l'a men-
tionne ci-dessus, pour faciliter les transferts rapides de donnees.
Donc, les donnees dde deux entrees sont, a la fois, transferes dans la
memoire de donnees Les positions temporelles sont montrees dans les
deux diagrammes appeles INPUT DMO et INPUT DM 1, ces signaux
apparaissant sur les fils IDMOD 7 + A IDMODO+ et IDMID 7 + A ID Ml
DO+.
Chaque demarcation de temps indique l'intervalle pendant lequel les
donnees d'une voie determinee indiquee et une jonction sont pretes a
etre enregsitrees dans la memoire de donnees.
Quand la seconde impulsion DMLD+, a droite, est au niveau haut, toutes
les donnees de la voie O pour toutes les jonctions d'entrees O a 7 ont
traverse le manipulateur d'entree et ont ete converties en parallele
Quatre registres a decalage bidirectionnels, pour chacune des deux
parties du manipulateur, a decrire, delivrent ses sorties en serie Par
exemple, les donnees de la voie O de la jonction O et celle de la voie
O de la jonction 4 sont disponibles pendant 976 ns, puis celles de la
voie O de la jonction 1 et celle de la voie O de la jonction 5, puis
celles de la voie O de la jonction 2 et celles de la voie O de la
jonction 6,puis celles de la voie O de la jonction 3 et celles de la
voie O de la jonction 7 A ce moment, le centre de l'impulsion DMLD
apparait indiquant que les donnees des voies 1 vont etre pretes Ainsi,
on a la voie l de la jonction O et la voie 1 de la jonction 4, puis la
voie 1 de la jonction 1 et la voie 1 de la jonction 5, etc Cette serie
se poursuit jusqu'a la voie 31 de la jonction 3 et la voie 31 de la
jonction 7, suivies de la voie O de la jonction O et la voie O de la
jonction 4, etc. Les deux series temporelles suivantes indiquent les
cycles de la memoire de donnees, la premiere concernant la moitie de
la memoire de donnees traitant les donnees des jonctions PCMINO A
PCMIN 3 et la seconde concernant l'autre moitie traitant les donnees
des jonctions PCMIN 4 A PCMIN 7 Chacun des intervalles de temps
correspondant aux periodes de DMO et DM 1, a l'entree, est divise en 4
periodes en serie, les premiere et troisieme etant affectees a la
lecture, la seconde a l'ecriture et la derniere a l'acces controleur
Comme deux octets sont ecrits dans les deux demi-memoires et que deux
octets sont lus, le controleur n'a acces qu'a une seule partie de
memoire a la fois Donc, il y a quatre intervalles de temps avec 8
cycles
13057
d'ecriture et 8 cycles de lecture repetes 32 fois par trame.
Si l'on considere le cycle d'ecriture, le premier diagramme
montre l'ecriture de la voie, jonction O pendant le temps de disponi-
bilite de cette voie et de cette jonction dans le diagramme temporel
d'entree DMO Le second diagramme montre une cycle d'ecriture de la
voie 0, jonction 4, pendant que les donnees de cette source sont
disponibles Ainsi, chaque cycle d'ecriture est situe dans le second
quart d'intervalle de temps defini par les periodes des signaux DMO
et DM 1.
Puis, coincidant encore avec le centre de l'impulsion DMLD, arrive le
cycle de lecture pour une serie de jonctions Comme on l'a mentionne
cidessus, il y a deux cycles de lecture pendant chaque periode de
disponibilite d'une voie d'une jonction Par exemple, pendant
l'intervalle entre deux impulsions DMLD, les voies 2 des jonctions O a
7 sont lues dans chaque moitie de memoire Puis on lit
les voies 3 des jonctions O a 7,-et ainsi de suite.
* Le quatrieme cycle fournit au controleur le temps d'acces a la
memoire de donnees, pendant lequel des donnees peuvent y etre ecrites
pour les raisons donnees plus haut.
La serie temporelle suivante, designee par DATA IN, indique le temps
auquel les donnees de la memoire de donnees sont validees dans le
manipulateur de donnees de sortie Les donnees sont validees dans le
manipulateur de sortie decalees d'un cycle de lecture Ainsi, par
exemple, les donnees lues pour la voie 2, jonction 0, sont validees
dans l'etage d'entree du manipulateur de sortie pendant le temps de
deux cycles; on a, pour la voie 2, la sequence: jonction 0, puis
jonction 1, etc, jusqu'a jonction 7, puis pour la voie 3, la sequence:
jonction O a jonction 7, etc Les donnees sont transferees dans le
second etage du manipulateur de sortie au temps defini par*
l'impulsion DMLD, qui, pour plus de clarte, est reproduite sous le
signal DATA IN pour former avec lui le diagramme OUTPUT DM.
Ensuite on a montre le diagramme temporel de sortie MIC, designe par
PCMOUT Comme toutes les donnnees des voies 2 doivent etre dans la
premiere partie du manipulateur de sortie avant d'etre tranferees dans
la seconde partie, Fig 5, les octets des jonctions de sortie
commencent au centre le l'impulsion DMLD, comme pour l'entree Donc,
les donnees des voies 2 commencent au centre de la 3 impulsion DMLD,
le bit de poids fort etant transmis le premier A
13057
noter que les elements de memoire qui sont lus, sont choisis de
maniere que les temps des donnees des voies de sortie s'adaptent avec
ceux des voies d'entree On peut ainsi comparer les temps des PCMOUTO+
A PCMOUT 7 + et ceux de S PCMINO+ A PCMIN 7 + Cependant, les donnees
particulieres qui sont incluses pendant l'intervalle de temps sont
celles selectees par l'adresse memorisee dans la memoire de
connexion, comme deja mentionne.
Les deux diagrammes suivants (SDMW+)(C 244 +) et (SCR/W+)(C 244 +)
sont respectivement les horloges de base de temps pour le compteur de
cyclage de memoire de donnees, ecriture de la memoire -de donnees, et
le compteur de cyclage de la memoire de connexion, lecture de la
memoire de connexion L'ecriture se fait sur le flanc avant et la
lecture sur le flanc arriere de ces deux impulsions, respectivement.
Les flancs avant de ces impulsions sont en synchronisme avec les
flancs avant des impulsions IDMIC.
Les temps pour les bits d'entree 6 a O du compteur d'acces de la
memoire de donnees en ecriture sont montres dans le diagramme temporel
DMWAC 6 + A DMWACO+ L'intervalle de temps pour la voie 0, jonction 0,
est centre sur la seconde impulsion DMLD, chaque periode ayant une
longueur de 976 ns On a, en serie, la commande d'acces en ecriture
pour les voies O des jonctions O a 3 successivement, puis pour les
voies 1 des jonctions O a 3 successivement, etc, pour les
voies 31 des jonctions O a 3 successivement.
Puis, on a le diagramme temporel de la memoire de connexion, avec
quatre cycles en 976 ns Les premier et troisieme cycles sont des
cycles de lecture, le second est reserve a l'acces du controleur,
et le dernier n'est pas utilise.
Dans la serie suivante, on a presente la structure des donnees a la
sortie du registre de donnees de la memoire de connexion CMDR 10 A
CMDRO Le registre des donnees ll OA de la memoire de connexion retarde
l'adressage de la memoire de donnees par la memoire de connexion de
deux cycles On peut voir que chaque cycle de lecture est decale d'un
cycle et que l'intervalle est allonge d'un cycle, c'est a dire que
l'adresse de la memoire de donnees lue dans la memoire de connexion
est gardee dans le registre de donnees de la memoire de connexion
pendant deux cycles, la deuxieme partie du cycle du registre, ou
dernier cycle de lecture, correspondant au temps de
lecture de l'adresse correspondante dans la memoire de donnees.
13057
Ainsi, on peut comparer les derniers demi-cycles de CMDR 10 A CMDRO
avec les cycles de lecture de la memoire de donnees.
Ainsi, dans un intervalle de voie, il y a quatre cycles d'acces de
controleur et huit lectures, durant lesquels les adresses de la
memoire de donnees sont sorties pour effectuer la fonction de commuta-
tion par l'ensemble des circuits comprenant la memoire de donnees.
On a deja note que les bits 8 a 10 de la memoire de connexion sont
utilises pour commander les amplificateurs de sortie a trois etats ou
les dispositifs relies a un fil XC Pendant le temps de voie n, ils
sont lus dans le registre de resynchronisation 113, pendant le
temps de voie n+l, ils sont convertis en parallele dans le convertis-
seur serie-parallele 114 et, pendant le temps de voie n+ 2, ils sont
gardes, puis utilises pour commander directement la logique de comman-
de d'activation de sortie, sauf pour de bit de commande externe qui
est disponible directement a la sortie du registre de resynchronisa-
tion Les diagrammes designes par Registre resynchronisation CMDR/-
XC+, Commande amp sortie ODC 7 + A ODCO+ et ODC 7 + A ODCO+ illustrent
ces processus Le signal temporel de CMDRIO A CMDRO est retarde d'un
cycle, suvi d'un retard dans le registre d'alimentation ODC 7 + A
ODCO+ et le temps ODC 7 + A ODCO+ du signal de sortie du registre 115
Ce dernier dure le temps des intervalles complets de voie, la periode
de la voie O durant la voie de PCMIN et PCMOUT de huit bits, la voie 1
l'intervalle suivant, etc.
Le diagramme suivant montre les bits 7 a O du compteur d'adres-
se de lectue de la memoire de connexion et est designe par CMRAC 7 + A
CMRACO+ Les intervalles de temps sont en synchronisme avec les
intervalles PCMIN et PCMOUT, le flanc avant de chacun coincidant avec
le flanc avant du cycle de lecture correspondant de la memoire de
connexion -
Le diagramme final repete, pour la clarte, celui du signal d'horloge C
244 + L'avant-dernier montre le signal d'horloge C 3904 + de periode 3
904 ns avec un cycle de travail de 50 % Le flanc avant de chaque
impulsion positive coincide avec le centre de l'impulsion de
trame et un cycle complet correspond a une trame complete.
Il est preferable que le decodage d'adresse dans l'interface de
microprocesseur se fasse le plus vite possible car c'est ce temps qui
determine le rythme maximal d'horloge du microprocesseur de commande.
De plus, le retard entre le flanc arriere de l'horloge C 244 + et
13057
PCMOUTO+ A PCMOUT 7 + doit etre le plus faible possible car c'est ce
temps qui determine la distance maximale entre deux matrices de
commutation, suivant l'invention.
Donc, en resume, pendant un cycle d'ecriture pour la voie X, jonction
Y, le mot MIC de huit bits recu pendant la voie X de la jonction
d'entree Y, PCMINY+, est ecrit dans un endroit reserve pour lui dans
la memoire de donnees La memoire de donnees de 256 x 8 bits est
divisee en deux moities de 128 x 8 bits pour reduire la vitesse
requise pour la memoire Une moitie de la memoire de donnees memorise
les mots recus des jonctions PCMINO+ A PCMIN 3 + et l'autre moitie les
mots recus des jonctions PCMIN 4 + A PCMIN 7 + Pendant le cycle de
lecture de la voie X, jonction Y, le mot MIC de 8 bits a transmettre
pendant la voie X de la jonction sortante PCMOUTY+ est lu de l'une des
moities de memoire en un endroit determine par la memoire de
connexion.
Le bit 10 de la memoire de connexion selecte, comme source de mots a
transmettre sur les jonctions de sortie PCMOUTO+ A PCMOUT 7 +, soit la
memoire de donnees, soit les bits 7 a O de la memoire de connexion Le
bit 9 de la memoire de connexion est disponible pour commander un
circuit externe Le bit 8 commande les amplificateurs a trois etats
pour les jonctions sortantes et les bits 7 a O forment soit le mot a
envoyer, soit designent l'un des 256 mots MIC d'entree
de la memoire de donnees a envoyer sur la jonction sortante appro-
priee au moment approprie Si on le desire, le bit 9 peut etre transmis
sur une borne externe XC pour commander des evenements externes. On a
montre, a la Fig 4, la structure d'une forme preferee de realisation
de l'interface de controleur Un transmetteur-recepteur 401; qui peut
etre du type L 5245, est relie, d'une part, a des fils de bus de
donnees DO a D 7 et, d'autre part, aux entrees O a 7 du registre
d'adresse 402, qui peut etre du type L 5374, et aux sorties O a 7 d'un
registre de donnees de lecture de controleur 403 d'un meme type les
sorties CAR 7 + A CARO+ du registre d'adresse de controleur sont
divisees comme suit: les bits O a 2 determinent la selection de page
de memoire et de configuration de test Les bits 3 et 4 sont des bits
de selection de memoire et les bits 5 a 7 des bits de selection
de mode.
Les lignes de bit O a 2 sont reliees aux multiplexeurs 108 et
13057
111, Fig 1, les lignes de bit 5 et 6 sont reliees a la logique, a
l'entree du convertisseur serie-parallele 114, la ligne de bit 7 est
reliee a l'entree de la porte OU 112, et les lignes de bit O a 7 sont
reliees aux memoires et aux manipulateurs de donnees, comme on -le
verra dans la suite. Les lignes de bit 7 a O du bus de memoire de
donnees DMD 7 A DMD O et les lignes de bit 7 a O du bus de donnees de
memoire de connexion CMD 7 A CMDO sont reliees aux entrees de
multiplexeurs 404, du type L 5253 Cela permet aux multiplexeurs 404 de
lire la memoire de connexion ou la memoire de donnees suivant
l'adressage approprie
du microprocesseur du controleur.
Les entrees d'adresse AO et Al de l'interface de controleur sont
reliees aux entrees correspondantes d'un tampon recepteur 405 et
les entrees d'adresse A 2 a A 5 sont reliees aux entrees correspondan-
tes d'un tampon recepteur 406 Les fils bien connus CE et R/W du
microprocesseur sont aussi relies aux entrees correspondantes du
tampon recepteur 405, ainsi que la source d'horloge C 244 +, la source
d'impulsion de trame FP et la source E+ Les tampons recepteurs sont
du type L 5241.
Quatre des sorties du tampon recepteur 405 delivrent les lignes de bit
de sortie O a 4 et quatre des sorties du tampon recepteur 406
delivrent les lignes de bit 5 a 8, les sorties supplementaires etant
l'horloge C 244 + et l'impulsion de trame FP+ Si necessaire, un
inverseur peut etre relie au fil FP+ pour assurer la polarite
correcte.
La ligne du 8 bit est reliee aux entrees de portes ET 407 dont les
sorties sont les deux lignes de bit reliees, en parallele, aux entrees
d'adresse AO et Al des multiplexeurs 404 Les secondes entrees des
portes ET 407 sont respectivement reliees aux lignes de selection de
multiplexeur MSO+ et MSI+ Ces lignes sont reliees aux sorties d'un
circuit logique 408 qui fait activer l'une des lignes par des bits
recus sur les lignes de Lit CAR 3, CAR 4 et CAR 7 qui sortent du
registre d'adresse 402, le circuit 408 ayant une autre entree reliee a
la ligne de bit 3 du tampon recepteur 405 qui definit la lecture ou
l'ecriture R/W Le circuit 408 sera decrit en detail
dans la suite.
Un autre circuit logique delivrent les signaux de sortie MR+, memoire
prete, CCMLBW+, ecrire le byte de poids faible de la memoire
13057
de connexion de controleur, CCMHBW+, ecrire le byte de poids fort de
la memoire de connexion de controleur, et fils CRDRCK+ Pour delivrer
le signal sur le fil MR+, la ligne de bit CE-, c'est a dire bit 2 du
tampon recepteur 405, est reliee, par un inverseur 409, a une entree
de chacune des portes NON-ET 410, 411 et 412 Les lignes de bit A 5 +
et R/W, respectivement reliee aux lignes de bit 8 de 406 et 3-de 405,
sont reliees aux entrees d'une porte NI 413 dont la sortie est reliee,
d'une part, a la seconde entree de la porte NON-ET 411 et, d'autre
part, par un inverseur 414, a la seconde entree de la porte NON-ET
410, le fil R/W etant relie a la seconde entree de la porte NON-ET 412
Le fil E+ relie a la ligne de bit 4 du tampon recepteur 405 est aussi
relie au trois portes 410, 411 et 412 La sortie de la porte NON-ET 412
est designee par DBD+ et est reliee a l'entree de commade de direction
DIR du transmetteur recepteur 401, qui permet la transmission dans un
sens ou dans l'autre suivant le niveau logique
de cette entree -
La sortie de la porte NON-ET 410 est reliee, par un inverseur 415, a
une entree d'une porte OU 416 dont la sortie est le fil MR+,
memoire prete.
Le fil SCR/W+, lecture/ecriture synchrone du controleur, et le fil C
244 + sont relies a deux des trois entrees d'une porte NON-ET 417
L'origine de sa 3 entree sera decrite ci-apres La sortie de la porte
NON-ET 417 est reliee a l'entree d'horloge C d'une bascule 418
declenchee par un front positif et dont l'entree de donnees D est
reliee a une source de tension positive +V La sortie Q de la bascule
418 est reliee a l'entree de donnees D d'une autre bascule 419, dont
l'entree d'horloge C est reliee a la source d'horloge C 488 A- La
sortie Q de la bascule 419 est reliee a la seconde entree de la porte
OU 416 Les fils de remise a O CL des bascules 418 et 419 sont relies
au fil E+, deja mentionne Le fil MR+ est relie, par un inverseur 420,
a une entree d'un recepteur 421, du type L 5241, afin de transmettre
un signal sur le fil MR vers le microprocesseur du controleur L'entree
d'horloge du registre d'adresse de controleur 402 est reliee a la
sortie de la porte NON-ET 410 Le circuit decrit ci-dessus detecte le
fait que le microprocesseur a declenche un cycle de lecture et il
maintient le microprocesseur jusqu'a l'ouverture d'une fenetre, puis
delivre un signal logique sur le fil MR vers le
microprocesseur, par le tampon recepteur 421.
il,
13057
L'impulsion d'horloge du registre de donnees de lecture du
controleur est recue sur le fil CRDRCK+ Cela est obtenu comme suit.
La sortie de la porte ET 411 est reliee a l'entree de donnees D d'une
bascule 422 dont l'entree d'horloge est reliee a l'horloge C 976 + et
dont l'entree CL est reliee au fil E+. La sortie Q de la bascule 422
est reliee a une entree de la porte ET 423 dont la seconde entree est
reliee a la sortiez Q de la bascule 418 et dont la sortie est reliee a
la troisieme entree de la porte NON-ET 417, deja mentionnee, ainsi
qu'a une entree d'une porte ET 424 La seconde entree de la porte ET
424 est reliee au filR/W, c'est a dire la ligne de bit 3 du tampon
recepteur 405 La sortie de la porte ET 424 est reliee a une entree
d'une porte NON-ET 425 dont la sortie est le fil CRDRCK+, relie a
l'entree d'horloge du registre 403 La seconde entree de la porte
NON-ET 425 est reliee a l'horloge
C 244 + et la troisieme au fil SCR/W, deja mentionne.
Les signaux CCMLBW+ et CCMHBW+ sont obtenus comme suit La sortie de la
porte ET 423 est aussi reliee a une entree d'une porte ET 426 dont
l'autre entree est reliee au fil R/W par un inverseur 427 La sortie de
la porte ET 426 est reliee aux premieres entrees de portes ET 428 et
429 dont les sorties sont respectivement les fils
CCMLBW+ et CCMHBW+.
La sortie de bit 1 des ET portes 407 est reliee aux premieres
entrees de deux portes ET 430 et 431 dont les sorties sont respective-
ment reliees aux secondes entrees correspondantes des portes ET 428 et
429 La sortie de bit O de la seconde porte ET 407 est reliee a la
seconde entree de la porte ET 431 et, par un inverseur 432, a la
seconde entree de la porte ET 430.
Dans le souci de decrire completement l'invention, on va mainte-
nant decrire le circuit logique 408 L'etablissement d'une table de
verite decrivant la logique suivante est reconnue comme banale pour
l'homme de metier et, donc, ne sera pas decrite en detail Le fil R/W
est relie a une entree d'une porte NON-ET 433 et, par l'inverseur 427,
a une entree de la porte NON-ET 434 Les premieres entrees des portes
NON-ET 435 et 436 sont respectivement reliees aux lignes CAR 3 +
et CAR 4 +, qui portent les bits de selection de memoire CAR 3 et CAR
4.
Les secondes entrees des portes NON-ET 433 et 434 sont reliees a la
ligne CAR 7 +, laquelle est reliee, par l'inverseur 437, aux secondes
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entrees des portes NON-ET 435 et 436.
Les sorties des portes NON-ET 433 et 435 sont reliees aux entrees
correspondantes d'une porte NON-ET 438, alors que les sorties des
portes NON-ET 434 et 436 sont reliees aux entrees correspondantes
d'une porte NON-ET 439 Les sorties de ces dernieres portes sont
respectivement les fils MSO+ et M 51 +, deja mentionnes, relies aux
entrees des portes ET 407.
La controleur de microprocesseur applique un code a 5 bits aux fils DO
a D 7, ainsi que trois bits supplementaire de "selection de mode"
decrits ci-apres, le code a 5 bits ayant trois bits DO a D 2 qui
selectent une parmi huit pages a 32 octets de la memoire de donnees,
la page de byte de poids faible de la memoire de connexion et la page
de byte de poids fort de la memoire de connexion Les 4 et 5 bits D 3
et D 4 selectent soit la memoire de donnees, soit la page d'octet de
poids faible de la memoire de connexion, soit la page d'octet de poids
fort de la memoire de connexion Pour selecter la memoire de donnees,
le bit D 4 est a "O" et le bit D 5 a " 1 ", pour selecter la page
d'octet de poids faible de la memoire de connexion, le bit D 4 est a "
1 " et le bit D 3 a "O" et, pour selecter la page d'octet de
poids fort de la memoire de connexion, les bits D 3 et D 4 sont a " 1
".
Une fois que le registre d'adresse 402 contient les donnees qui
definissent a quelle page de memoire de 32 bytes on a acces, dans une
des memoires, et contient les trois bits de mode, on doit avoir acces
au byte dans, la page de memoire selectee Les lignes d'adresse AO a A
5 portent l'adresse de selection de byte Quand le bit A 5 est a "O",
les donnees des fils DO a D 7 sont chargees dans le registre d'adre(s-
se Quand le bit A 5 est a " 1 ", un des 32 bytes de la page est
selecte
par les fils AO a A 4 du registre d'adresse.
Quand la memoire de donnees est selectee, la memoire de conne-
xion designe la jonction et la voie de sortie pour la sortie de la
memoire de donnees, ce qui est, par exemple, utilise pour la commuta-
tion de parole en MIC Quand l'adresse selecte le byte de poids fort de
la memoire de connexion, les donnees memorisees a l'endroit de ce byte
selectent la source de sortie serie, activent les amplificateurs de
sortie ou ecrivent les signaux de commande externe pour le fil XC, Fig
1 L'adresse selectee par les bits AO a A 4 selecte la sortie par voie,
c'est a dire un nombre de O a 32 Le bit D 2 determine d'o vient la
source de la sortie serie, c'est a dire que quand D 2 = 0, elle
13057
est la memoire de donnees Le pointeur de l'endroit des donnees est
memorise dans l'octet de poids faible de la memoire de connexion, qui
selecte la page entrante, c a d la jonction, et l'octet, c a d la voie
Quand D 2 = 1, les donnees vont directement de l'octet de poids faible
de la memoire de connexion vers la voie de sortie d'octet. Ainsi,
l'endroit du byte de poids faible de la memoire de connexion memorise
un mot qui est soit un pointeur pour la memoire de donnees, soit des
donnees reelles a transmettre sur une jonction de
sortie serie par un amplificateur de sortie.
A la Fig 5, on a montre le manipulateur des donnees d'entree MIC l Ol
A et 101 B, Fig 1 Les signaux d'entree MIC sont appliques par les fils
PCMINO A PCMIN 7 a des registres a decalage serie a huit bits 501 A et
501 B, du type L 5164 Les entrees d'horloge -des registres 501 A et
501 B sont reliees a la source IDMIC+, mentionnee ci-dessus en e
relation avec le 6 diagramme des Figs 3 Aa et 3 Ba Les signaux
d'entree MIC sont ainsi decales dans chacun des registres a decalage
qui correspondent a leurs jonctions d'entree.
Les sorties des registres a decalage 501 A forment un bus de 36 bits
formant des groupes de quatre lignes relies aux quatre entrees de huit
registres a decalage 502 A a 4 bits De meme, les sorties des registres
501 B forment un bus de 32 bits, avec quatre groupes relies aux quatre
entrees de huit registres a decalage 502 B a 4 bits Les quatre lignes
de bits du premier registre 502 A sont reliees aux lignes de bits
paralleles 0, 8, 16 et 24; les quatre lignes du second registre 502 A
sont reliees aux lignes 1, 9, 17 et 25 du bus, etc, et les lignes du 8
e registre 502 A aux lignes 7, 15, 23 et 31 du bus Les
registres 502 B sont -cables d'une facon analogue.
Les entrees de decalage Sl des registres 502 A et 502 B sont
reliees a la source DMLD, montre dans le 8 diagrame de la Fig 3.
Les secondes entrees de decalage des registres 502 A et 502 B sont
reliees a une source de tension positive +V, ainsi que leurs entrees
de remise a O CLR Leurs entrees d'horloge sont reliees a l'horloge
C 976-.
Les sorties Q 3 des registres 502 A sont reliees aux lignes O a 7
d'un bus a 8 bits portant les bits de sortie d'une moitie du manipula-
teur, c'est a dire le bus IDMOD 7 + A IDMODO+ de l Ol A, Fig 1 De
meme, les sorties Q 3 des registres 502 B sont reliees aux fils de
bits individuels du bus IDMID 7 + A IDMODO+ de l Ol B, Fig 1 Comme
decrit en relation avec la Fig 1, ces deux bus forment les entrees a
huit bits
des deux moities de memoire de donnees 102.
Ainsi, les registres a decalage serie 501 A et 501 B peuvent rece-
voir des donnees MIC serie de jonctions individuelles et delivrer les
donnees sur 8 lignes individuelles d'une paire de bus de 32 bits Ces
bits sont lus, en commencant par les bits de poids fort, d'abord les
bits 31 a 24 du registre correspondant, puis les huit bits 32 a 16 du
registre suivant,, puis les bits 15 a 8 et les bits 7 a 0 Ces signaux
sont decales dans les registres 502 A et 502 B et delivres sur les bus
IDMOD et ID Ml D, chacun a huit bits, pour etre appliques a la memoire
de donnees.
La Fig 6 C montre le manipulateur de donnees de sortie, y compris le
multiplexeur d'entree qui transmet soit les signaux de la memoire de
donnees, soit ceux de la memoire de connexion, ainsi que les
amplificateurs de sortie a trois etats Le multplexeur d'entree
comprend une paire de multiplexeurs 601 A et 601 B, qui selectent
chacun quatre bits de l'une des deux lignes d'entree i DO a 4 DO et l
DI a 1 D 4 Les bornes d'entree 1 DO A 4 DO des multiplexeurs 601 A et
601 B sont reliees aux lignes de bit 7 a 4 et 3 a O du bus DMD 7 A
DMDO, qui, a la Fig 1, correspond a la sortie de la memoire de donnees
De meme, les bornes d'entree i D 1 a 4 D 1 des multiplexeurs 601 A et
601 B sont reliees aux lignes de bit 7 a 4 et 3 a O du bus CMDR 7 A
CMDRO, qui, Fig 1, correspond aux huit bits de poids faible du
registre de
donnees de la memoire de connexion.
Les entrees d'adresse des multiplexeurs 601 A et 601 B sont toutes
deux reliees a la sortie d'une porte OU 602 dont une entree est reliee
a la ligne de bit 6 du bus CAR 7 A CARO relie a la sortie du registre
d'adresse de controleur 402, Fig 4, et dont la seconde
adresse est reliee au signal CMDRIO+ de la Fig 3.
Les quatre sorties des multiplexeurs 601 A et 601 B sont reliees, par
un bus de huit fils, a huit registres a decalage a 8 bits 603, chaque
entree d'un registre 603 etant reliee individuellement a une ligne de
ce bus L'entree d'horloge CLK des registres 603 est reliee
a la source C 488 B-.
Chaque registre 603 a huit sorties, le tout formant 64 sorties.
Ces sorties sont reliees, par un bus a 64 fils, aux entrees de huit
registres a decalage a 8 bits 604 dont chaque entree est reliee a une
ligne de ce bus Le format est le suivant: les entrees D 7 de chaque
13057
registre 604 sont respectivement reliees aux lignes 0, 1, 2,, 7; les
entrees D 6 aux lignes 8, 9,, 15; etc; et les entrees DO aux
lignes 56, 57,, 63.
Les entrees de chargement LD des registres 604 sont reliees a la
source de signal DMLD, Fig 3.
Les sorties Q 7 des registres 604 sont reliees aux lignes indivi-
duelles d'un bus a huit fils qui est relie aux entrees correspon-
dantes des amplificateurs de sortie a trois etats 605 Les sorties des
amplificateurs 605 forment les lignes ou jonctions de sortie MIC
PCMOUTO+ A PCMOUT 7 + Les entrees d'activation de chacun des
amplifica-
teurs 605 sont reliees aux sorties correspondantes des portes ET 606,
chaque porte ayant une entree commune reliee au fil d'activation ODE+
qui vient du tampon recepteur 421, Fig 4, alors que leurs secondes
entrees individuelles sont reliees aux lignes correspondantes du bus
ODC+ provenant du registre de commande des amplificateurs de sortie
, Fig 1.
Les signaux de donnees de la memoire de donnees et du registre de
donnees de la memoire de connexion sont, ainsi appliques aux entrees
DMD 7 A DMDO et CMDR 7 A CMDRO des multiplexeurs 601 A et 601 B.
Synchronisees par le signal CMDR 10 +, les donnees de l'une quelconque
des sources sont selectees par un signal sur la ligne 6 du bus CAR 7 A
CARO Cette donnee est le signal de sortie du bus a 8 fils qui est
aaplique aux entrees individuelles des registres a decalage 603.
Cette donnee est encore appliquee au bus a 64 fils interfacant les
registres 603 et 604, la donnee etant decalee dans les registres 604
au rythme de l'horloge C 488 + La donnee est chargee sur le bus de
sortie a 8 bits et appliquee aux amplificateurs 605 pour etre tranmise
aux lignes PCMOUTO A PCMOUT 7, les amplificateurs 605 etant actives
par les portes ET 606 Pour activer individuellement les amplificateurs
605, on les selecte par un mot de donnees sur le bus ODC 7 A ODCO,
chaque ligne aboutissant a une porte ET 606 Le signal d'activation
passe par les portes 606 en meme temps que le signal sur
le fil ODE.
La Fig 7 montre la memoire de donnees et son multiplexeur
d'entree 111, Fig 1.
Le circuit d'entree est un multiplexeur qui peut fabriquer a partir de
4 multiplexeurs 701 du type L 5253 Les entrees d'adresse AO et AI sont
reliees aux horloges C 976 + et C 488 B, respectivement Comme
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decrit en relation avec la Fig 1, une des entrees du multiplexeur est
formee par les lignes 6 a O du compteur d'adresse d'ecriture de la
memoire de donnees du bus DMWAC 6 A DMWAC 7, Fig 3 Les lignes 6 et
sont reliees aux entrees l DO et 2 D O d'un multiplexeur 701, les
lignes 4 et 3 aux entrees l DO et 2 D O d'un second, la ligne 2 a
l'entree l DO d'un troisieme, et les lignes 1 et O aux entrees l DO et
2 D O du quatrieme Ainsi, l'adressage des entrees DO des multiplexeurs
701 entraine la transmission du signal DMWAC dans ceux-ci.
La seconde entree du multiplexeur est reliee au bus de sortie
du registre de donnees de la memoire de connexion CMDR 7 + A CMDRO+.
Les lignes 4 et 3 sont respectivement reliees aux entrees l Dl et 2 D
1 du premier multiplexeur 701, les lignes 2 et 1 sont reliees aux
entrees l D 1 et 2 D 1 du second multiplexeur 701, les lignes O et 7
aux entrees l D 1 et 2 D 1 du troisieme, et les lignes 6 et 5 aux
entrees l D 1 et 2 D 1 du quatrieme Dans les multiplexeurs 701, les
entrees l D 1 sont reunies aux entrees 1 D 3 et les entrees 2 D 1 sont
reunies aux entrees 2 D 3 Ainsi; quand les entrees Dl et D 3 sont
adressees, les donnees de la memoire de connexion provenant du
registre de donnees de la
memoire de connexion sont transmises par le multiplexeur.
Les lignes 0, 1 et 2 du bus CAR 7 A CARO sont egalement reliees aux
troisieme et quatrieme multiplexeur 701 Comme on l'a mentionne, ces
bits sont recus directement du microprocesseur du controleur et
selectent la configuration de test et la page de memoire La ligne 2
est reliee a l'entree 2 D 2-du troisieme multiplexeur et les lignes 1
et O sont reliees aux entrees 1 D 2 et 2 D 2 du quatrieme.
Le bus CI 8 A CI O O, qui est relie aux sorties d'adresse des tampons
recepteurs 405 et 406, Fig 4, est relie aux premier, second et
troisieme multiplexeurs Les lignes 7 et 6 sont reliees aux entrees 1 D
2 et 2 D 2 du premier multiplexeur 701, les lignes 5 et 1 aux entrees
l D 1 et 2 D 2 du second, et la ligne O a l'entree 1 D 2 du
troisieme Donc, quand les entrees D 2 des multiplexeurs sont acti-
vees, les donnees de page et de mots sont transmises par les
multiplexeurs. Les deux sorties de chacun des quatre multiplexeurs 701
sont chacune reliees a des lignes individuelles d'un bus de huit bits,
qui est relie a 7 des 8 entrees d'adresse de quatre memoires a acces
aleatoire RAM 702, ainsi qu'a leurs entrees d'activation de sortie.
Les entrees d'adresse AO et Al sont reliees aux lignes O et 1 de ce
29 2513057
bus et les entrees d'adresse A 3 a A 7 aux lignes 3 a 7 du meme bus.
Les entrees A 2 des memoires 702 sont reliees a la masse Les entrees
OE des deux premieres memoires 702 sont reliees directement aux lignes
2 du bus tandis que les entrees OE des deux autres sont reliees a la
ligne 2, par un inverseur 703 Les entrees d'activation d'ecriture WE
des quatres memoires 702 sont reliees a la sortie d'une porte ET 704
dont une entree est reliee a l'horloge C 244 + et l'autre a la source
du signal SDMW, Fig 3 Les entrees de donnees DO a D 3 de chacune des
deux premieres memoires 702 sont reliees au bus a 8 bits IDMOD et
celles des deux autres memoires 702 au bus a 8 bits IDMID,
ces bus ayant ete definis en relation avec la Fig 5.
Chacune des memoires 702 peut etre une memoire RAM du type L 5208 Les
quatre memoires forment une memoire de donnees de 128 x 16 bits Les
deux premieres forment une demi-memoire de 128 x 8 bits, avec bit
d'adresse 2 = O, sont reservees aux donnees recues de la lignes
PCMINO+ A PCMIN 3 +, tandis que les deux autres memoires formant une
demi-memoire de 128 x 8 bits forment une memoire de donnees, avec bit
d'adresse 2 = 1, sont reservees aux donnees recues des fils
PCMIN 4 + A PCMIN 7 +.
les quatre bornes de sortie de chacune des demi-memoires sont reliees
a un bus a 8 bits DMD 7 + A DMDO+ qui transmet les signaux de donnees
au multiplexeur de controleur 404, Fig 4, pour etre lues par le
microprocesseur du controleur, ou vers l'entree du manipulateur de
donnees MIC de sortie par les multiplexeurs 601 A et 601 l B, Fig 6.
La memoire de connexion et ses circuits auxiliaires jusqu'au registre
de commande des amplificateurs de sorties sont montres a la Fig 8 Une
paire de multiplexeurs 801 a deux entrees de quatre bits, par exemple
du type L 5257, ont respectivement leurs entrees l DO a 1 D 4 reliees
aux lignes 7 a O du bus du compteur d'adresse de lecture de la memoire
de connexion CMRAC 7 A CMRACO, Fig 3 les entrees l Dl a 1 D 4 du
premier multiplexeur 801 sont reliees, avec l'entree l Dl de l'autre
multiplexeur, aux lignes 7, 6, 5, 1 et O du bus CI 8 A CIO, Fig 4,
pour recevoir les adresses de selection de mots Les entrees 2 D 1, 3 D
1 et 4 D 1 du second multiplexeur 801 sont reliees aux lignes 2 a O du
bus CAR 7 A CARO pour recevoir les signaux de donnees de detection de
page de memoire, et de selection de configuration de test Donc, quand
les entrees DO des multiplexeurs sont selectees, les bits de comptage
d'adresse de lecture cyclique sont selectes et,
25 13057
quand les entrees D 1 sont selectees, les donnees de page et de mot
sont selectees.
Les entrees d'adresse des deux multiplexeurs 801 sont reliees a
l'horloge C 488-.
Les 8 sorties du multiplexeur sont reliees, par un bus a 8
bits, aux 8 entrees de chacune de memoires RAM 802 Dans un prototy-
pe, qui a fonctionne avec succes, on a utilise trois memoires 802 de
quatre bits Les 8 lignes de sortie du transmetteur recepteur 401, Fig
4, sont directement reliees aux entrees de donnees de la memoire de
connexion, comme suit La premiere memoire 802 a ses entrees DO a D 3
reliees aux lignes 7 a 4, la seconde memoire 802 ses entrees DO a D 3
aux lignes 3 a O, et la troisieme memoire ses entrees DO a D 2 aux
lignes O a 2 du bus CD 7 A CDO, relie au transmetteur recepteur 401.
L'entree d'activation d'ecriture WE des deux premieres memoires 802
est reliee a la sortie d'une porte ET 803 dont une premiere entree est
reliee au fil CCMLBW, Fig 4, la seconde entree au fil SCR/W+, Fig 3,
et la troisieme a l'horloge C 244 + L'entree WE de la troisieme
memoire 802 est reliee a la sortie d'une porte ET 804 dont les deux
premieres entrees sont respectivement reliees aux fils
SCR/W+ et C 244 +, et la troisieme au fil CCMHBW, Fig 4.
Les quatre sorties de bit de chacune des deux premieres memoi-
res 802 sont reliees aux lignes d'un bus de 8 bits, dont chaque ligne
est individuellement reliee a une entree correspondante d'un registre
de 8 bits 805, qui peut etre du type L 5374 Les 8 sorties du registres
forment le bus CMDR 7 + A CMDRO+ de sortie du registre de donnees de
la memoire de connexion, qui est relie a la memoire de donnees, Fig 7,
ainsi qu'au multiplexeur alimentant le manipulateur
de donnees MIC de sortie, Fig 6.
Ainsi, on transmet, par les multiplexeurs 801, vers les memoi-
res d'adresse 802, soit des donnees provenant directement du micropro-
cesseur du controleur, soit des donnees dladresse de page, de mot et
de memoire Les donnees particulieres memorisees dans la memoire sont
directement transmises du controleur a microprocesseur, par les fils
CD 7 A CDO et le transmetteur recepteur 401, dans les memoires 802.
Les donnees d'adresse sont transmises dans le registre 805 et adres-
sent soit la memoire de donnees, soit sont directement transmises, par
le multiplexeur relie a l'entree du manipulateur, la sortie de ce
dernier et les amplificateurs de sortie a trois etats, vers les
31 25 13057
jonctions de sortie MIC.
On a mentionne plus haut que les trois bits de poids faibles provenant
de la memoire de connexion sont utilises pour les commandes des
amplificateurs de sortie et pour fournir la commande de circuits
externes Cette derniere propriete s'est revelee extremement utile pour
le couplage de plusieurs matrices de commutation temporelle du type de
l'invention Ces trois bits de poids faible sont traites
comme suit.
Les sorties QO a Q 2 de la troisieme memoire 802 sont respective-
ment reliees a trois bascules 806, 807 et 809 dont les entrees
d'horloge C sont reliees a l'horloge C 488 B- Il faut noter que ces
sorties QO, Ql et Q 2 sont reliees aux fils CMD 8 +, CMD 9 + et CMDIO+
qui sont respectivement relies aux entrees 2 D 3 et 1 D 3 d'un
multiplexeur 404 et a l'entree 2 D 3 d'un autre multiplexeur 404 De
cette maniere, le microprocesseur du controleur peut directement lire
les trois bits
de poids faible des donnees delivrees par la memoire de connexion 802.
La sortie Q de la bascule 809 est reliee au fil CMDRIO+ qui est relie
a l'entree de la porte OU 602, Fig 6 La sortie Q de la bascule 807 est
reliee a l'entree de donnees d'une bascule 810 dont
la sortie Q est reliee, par un inverseur 811, au fil de sortie XC+.
Ce fil sert de borne de commande vers l'exterieur pour des commandes
externes. La sortie Q de la bascule 806 est reliee a l'entree de
donnees d'une bascule 812 Les entrees d'horloge C des bascules 810 et
812 sont reliees a l'horloge C 488 B+ Les entrees de remise a zero CL
et de prepositionnement PS sont reliees a une source de tension
positive +V. Les lignes de bit 5 et 6 du bus CAR 7 A CARO et les
sorties Q des bascules 810 et 812 sont reliees a un circuit logique
813 qui est concu suivant la table de verite suivante En pratique, on
peut
utiliser plusieurs schemas de cablage et la description d'un circuit
particulier est donc laissee au libre choix d'un homme de metier.
Dans la table ci-dessous, les sortie Q de la bascule 812 est designee
par CMDR 8 + et celle de la bascule 810 par CMDR 9 + La sortie du
circuit logique 813 est designee par ODC+.
C C
C C M M 4
A A D D K O
R R R R H D
32 2513057
6 5 9 8 Z C
+++++ +
0000 0
0 O O 01 O
00010 1
00011 1
O
00101 O
1
0 O 1 1 1
01000 O
0 1 O O 1 O
0 '1010 1
01 O 1 1 1
O 1 1 O O
01101 0
0 1 1 1 O O
01111 1
1 X X X X 1
La sortie ODC+ du circuit logique 813 est reliee au convertis-
seur serie-parallele 814, qui peut etre du type L 5164 Les sorties
paralleles du convertisseur 814 sont reliees aux entrees correspondan-
tes d'un registre 815 dont l'entree d'horloge CLK est reliee a
l'horloge C 3904 + Les huit sorties du registre 815 forment le bus
ODC 7 A ODCO qui est relie aux entrees des portes ET 606, Fig 6.
Les trois bits de sortie de poids faible de la troisieme memoi-
re 802 sont appliques aux bascules 806, 807 et 809 Celles-ci
fonctionnent en registre de donnees pour les bits 10 a 8 de la memoire
de connexion Les deux bits de sortie des bascules 806 et 807 sont
appliques aux bascules 812 et 810 qui fonctionnent en registre de
resynchronisation La sortie-Q de la bascule 810 fournit le signal de
commande externe, deja mentionne Les sorties Q des deux bascules 812
et 810, avec les bits de selection de mode 5 et 6 du bus CAR 7 A CARO,
Fig 4, et un signal d'horloge a 4 k Hz sont combines pour former un
signal de sortie serie converti en parallele dans le convertisseur
815, afin de commander les amplificateurs a trois etats 65.
La commande de la matrice est mise en oeuvre comme suit.
Le registre d'adresse de l'interface du controleur, Fig 4, est
33 25 13057
le moyen par lequel le byte de poids fort de la memoire de connexion,
son byte de poids faible et la memoire de donnees sont adressees Le
registre d'adresse est adresse par l'adresse A 5 = O La nature des
donnees ecrites dans le registre d'adresse selecte la memoire particu-
liere et la page auxquelles on aura acces a la lecture ou a
l'ecriture suivantes de la memoire.
L'acces suivant est obtenu avec A 5 = 1 Par-exemple; si l'entree
d'activation CE est reglee pour correspondre a une adresse de puce de
$DOOO, une ecriture vers $DOOO donnera acces au registre d'adresse et
une lecture vers $D 020, avec A 5 = 1, donnera acces a un des bytes de
la memoire.
En resume, la donnee de sortie est selectee par le microproces-
seur a partir de la memoire de connexion ou de la memoire de donnees.
La memoire de connexion designe la jonction et la voie de sortie pour
la sortie de la memoire de donnees, cette derniere etant, par exemple.
utilisee pour la commutation de signaux de parole MIC.
* Quand le registre d'adresse est en lecture, comme on l'a men-
tionne ci-dessus, le fil A 5 est a O Les donnees des fils DO a D 7
sont appliquees au registre d'adresse Comme on l'a deja mentionne, les
fils DO a D 2 selectent l'une des huit pages de 32 bytes, dans la
memoire selectee Les fils D 3 et D 4 selectent la memoire de donnees,
le byte de poids faible de la memoire de connexion ou le byte de poids
fort de celle- ci, a la lecture ou l'ecriture suivantes et peut
aussi mettre la memoire en mode de test, s'ils sont tous deux a 0.
Les bits de donnees D 5 a D 7 sont les bits de mode.
Si les bits D 6 et D 7 sont a 0, ils sont inactifs.
Si D 7 est a 1, il indique que toutes les lectures suivantes de
registre de non-adresse sont des lectures de la memoire de donnees et
que toutes les ecritures suivantes de non-adresse sont des ecritures
de byte de poids faible de la memoire de connexion.
Si D 6 est a 1, il met la memoire en mode de donnees, c'est a dire que
le bit 2 du byte de poids fort de la memoire de connexion est tout le
temps a 1 et que son byte de poids faible designe la source de sortie
serie Il met aussi tous les amplificateurs de sortie en action tout le
temps ainsi que le bit O du byte de poids
fort a 1.
Si D 5 est a 0, la commande externe XC est la sortie pour la jonction
et la voie appropriees Le bit CX est le bit 1 de la memoire
13057
de connexion La sortie XC est independante de l'etat des ammplifica-
teurs correspondants.
Le bit D 5 a 1 n'est pas utilise.
Si les bits de donnees D 4 et D 3 sont a 0, on a le mode de test qui
n'est pas utilise en fonctionnement normal Si ces bits sont
respectivement a O et -1, ils indiquent que l'on aura acces a la
memoire de donnees a la lecture suivante S'ils sont respectivement a 1
et 0, on a acces au byte de poids faible de la memoire de connexion a
la prochaine lecture ou ecriture, et, s'ils sont tous les deux a 1,
ils indiquent que l'on a acces au byte de poids fort a la prochaine
lecture ou ecriture.
Les bits DO a D 2 selectent une des huit pages de 32 bytes dans
la memoire selectee.
En resume, la page, ou jonction, et le type de memoire sont selectes
par les donnees ecrites dans le registre d'adresse, comme mentionne
ci-dessus Le byte, ou voie, est selecte par les bits d'adresse A 4 a
AO qui sont adresses par la commande de lecture de memoire de donnees
suivante, quand A 5 = 1 Ainsi, pour lire la voie 5, jonction 6, on
doit mettre en oeuvre les commandes suivantes, en supposant que le
lecteur est au courant du fonctionnement et du
codage d'un microprocesseur Dans la description suivante du fonction-
nement, on utilise trois colonnes, la premiere etant mnemonique, la
seconde un code machine et la troisieme un descripteur Les indica-
tions sont donnees pour le jeu d'instruction d'un microprocesseur
6809, commercialise par MOTOROLA INC.
LDA #$ 16 Memoire de donnees, jonction 6 STA $DOOO Ecriture du
registre d'adresse LDS $D 025 Lecture memoire de donnees, voie 5
(A 5 = 1, A 4 A AO = 00101) Le byte de poids fort de la memoire de
connexion est utilise
pour selecter la source de sortie serie pour activer les amplifica-
teurs de sortie et pour ecrire le bit XC de commande externe La page,
ou jonction, et le type de memoire sont selectes par les donnees
ecrites dans le registre d'adresse La nouvelle ecriture, si elle est
adressee au byte de poids fort de la memoire de connexion, doit
selecter l'octet de sortie, ou la voie, O a 31, c'est a dire que, si
le bit d'adesse A 5 est a 1, les bits d'adresse AO a A 4 peuvent
selecter 32 octets de sorties ou voies Simultanement, les
25 13057
bits de donnees D 3 a D 7 doivent etre des O en lecture et ne
"comptent" pas en ecriture L'etat du bit D 2 determine quelle est la
source de sortie serie, c'est a dire que D 2 = 0 designe que la source
de sortie- serie est la memoire de donnees Le pointeur de la memoire
de donnees est donne par le byte de poids faible de la memoire de
connexion Ses trois bits de poids fort selectent la page entrante, ou
jonction entrante, dans la memoire de donnees et ses cinq bits de
poids faible selectent l'octet entrant ou voie entrante Si le bit D 2
est a 1, la source de sortie serie est directement definie par le
byte de poids faible.
Le fonctionnement decrit ci-dessus de la matrice de commutation de
l'invention est important car il facilite les communications de
controleur a controleur que l'on pense avoir une grande imortance dans
la realisation de reseaux de commutation a traitement distribue
transmettant combines ou non des donnees et de la parole.
Le bit de donnees Dl est le bit XC de commande externe qui sert de
signal sortie pour le temps de voie selecte par les bits d'adresse A 4
a AO dans l'adresse de byte de poids fort de la memoire de connexion
et pour la page, ou jonction, selectee par l'ecriture
precedente du registre d'adresse.
Le bit de donnees DO est le bit de commande de l'amplificateur
a trois etats de la jonction -de sortie serie Si DO= 1, l'amplifica-
teur passe en fonctionnement pour la voie definie par les bits A 4 a
AO et pour la jonction definie par l'ecriture precedente du registre
d'adresse La borne de commande externe ODE empeche toute tentative de
mettre en fonctionnement par le logiciel les amplificateurs, quand
ils ont ete physiquement isoles.
Le byte de poids faible de la memoire de connexion represente soit le
pointeur de la memoire de donnees, soit la donnee reelle a transmettre
a l'amplificateur adresse L'acces a ce byte est obtenu en ecrivant
dans le registre d'adresse pour selecter la voie de sortie par les
bits d'adresse AO a A 4 Le format du byte depend de -l'usage a en
faire, selon qu'il represente une donnee ou un pointeur
de memoire de donnees.
Si ce byte est utilise comme pointeur, il selecte la page ou jonction
d'entree et l'octet ou voie en utilisant les bits D 7 a D 5 comme
definissant la page et les bits D 4 a DO comme definissant la voie.
36 2513057
Si ce byte est prevu pour constituer une donnee parallele, il
est transmis sur la jonction de sortie selectee.
Les exemples suivants faciliteront la comprehension de la manie-
re dont la matrice de l'invention est commandee Les trois colonnes
indiquees dans chaque exemple sont respectivement formees d'informa-
tion mnemonique, d'information de code machine et d'information des-
criptive Le jeu d'instructions est celui d'un microprocesseur du type
6809 Bien entendu, on pourrait aussi utiliser un autre type de
microprocesseur, tel qu'un 6802 ou un 6800 La puce DX a laquelle on
se refere est la matrice de l'invention.
Exemple 1 Octet lu dans la memoire de donnees
#DXADR
#JONCTION
#VOIE #$ 08 X
$ 20,X
Avoir l'adresse de la puce DX Avoir la jonction physique (page) Avoir
l'octet (temps de voie)
Mode= 00 O, nouvelle lecture de memoire de con-
nexion Ecriture registre d'adresse Mettre voie dans A 4 a AO Lecture
d'octet de donnees (A 5 =l) Exemple 2 Ecriture dans le byte de poids
faible de la memoire de connexion LDX LDA ORA STA LDB ABX LDB STB
#DOOO e JONCTION #$ 10 X WVOIE
DONNEES
$ 20,X
ORA #$ 18
LDX,DOOO
Adresse de la puce DX Avoir le numero de jonction Selecter byte poids
faible memoire de connexion, mode= 000 Ecriture registre d'adresse
Avoir numero de byte Voie de sortie A 4 a AO Avoir donnees Ecriture
dans byte poids faible memoire de donnexion Selecter byte poids fort
memoire de connexion, mode= 000 Charger adresse puce DX LDX LDA LDB
ORA STA ABX LDA STA,X Ecriture registre d'adresse LDB #VOIE Avoir
numero de byte ABX Voie de sortie A 4 a AO LDB #'5 Memoire de
connexion = source de sortie serie Amplificateur de sortie en service
STB #520,X Ecriture byte poids fort memoire de connexion Exemple 3
Lecture de message de 32 octets Lecture des 32 octets d'une page de
memoire de donnee dans la memoire RAM du controleur LDA e Page Avoir
numero de page LDX #&#x003C;DXADR Avoir adresse de puce DX LDY RAM
Avoir pointeur vers RAM LEAY 32,Y Selecter fin de RAM ORA #$ 88 Mode
non registre, memoire de donnees STA,X Ecriture registre d'adresse
LEAX 64,X Selecter dernier octet de message LDB #32 Initialiser
compteur de voies LDA,-X Lecture octet de donnees STA,-Y Memoriser
octet, mise a jour du pointeur de table DECB BNE RDMSG Reboucler si
non fait Exemple 4 Routage de voie de parole Connecter voie et
jonction entrantes a voie et jonction sortantes LDX /DXADR Avoir
DXADDR LDA LKOUT Avoir jonction sortante ORA #$ 10 Selecter byte poids
faible memoire de connexion, mode= 000 STA,X Ecriture registre
d'adresse
LDA -LKIN
LSLA LSLA LSLA LSLA LSLA
ORA INCHNI
LDB OUTCH
ABX
STA 32,X
LDA,LKOU'
ORA #,$ 18
STA LDB STB X 32,X Avoir jonction entrante Jonction entrante D 7 a D 5
Avoir voie sortante Melanger bits Avoir jonction sortante Byte poids
fort memoire de connexion, mode= 00 O Ecriture registre d'adresse
Activer sortie memoire de donnees,
amplificateur en fonctionnement.
r Exemple 5 Verification de faute par exploration en boucle La
verification en boucle peut etre effectuee en utilisant la sortie XC
pour mettre systematiquement en fonctionnement les amplificateurs qui
renvoient la sortie de la puce DX a une autre puce pour une
verification integrale Par exemple, pour activer la sortie XC con-
stamment pour la jonction 5, XC doit etre regle pour chacun des 32
temps de voies.
LDX #DXADR
LDA f $ 18
ORA 45
STA,X LDA:2
LDB #32
LEAX 32,X
STA,X+
Avoir adresse de puce DX Mode= 000, byte poids fort memoire de
connexion Selecter jonction 5 Ecriture registre d'adresse Bit XC
Intialiser compteur boucle Selecter byte poids fort memoire de
connexion Ecriture byte poids fort memoire de connexion, XC=l
13057
L
13057
DECB Mise a jour du compteur boucle BNE BOUCLE Mise a jour de toutes
les voies
La presente invention peut etre utilisee dans de nombreuses ap-
plications, telles que la commutation de parole, la commutation de
message, le controle par exploration, etc L'utilisation en commuta-
tion de parole est evidente etant donne la description precedente.
Cependant la possibilite d'activer les amplificateurs permet de mon-
ter le circuit dans un reseau sans blocage, ce qui augmente beaucoup
les possibilites de commutation par rapport a celles des systemes
connus L'utilisation de la commande externe XC permet une verifica-
tion en boucle de n'importe quelle puce du reseau.
Bien que, dans la commutation de parole, les octets soient interpretes
comme des niveaux de signal, dans la commutation de message, la
memoire de donnees les interpretent comme des donnees paralleles Le
microprocesseur du controleur interprete la memoire de donnees comme
une source de donnees pour une autre controleur Ainsi, chaque
controleur a une puce speciale pour une communication en full duplex
entre un autre controleur et la puce La memoire de donnees d'une puce
peut etre reliee a la memoire de connexion d'une autre matrice et
vice-versa Physiquement, comme les amplificateurs sont hors des puces,
cela signifie que les huit lignes d'entree et les
huit lignes de sortie constituent huit canaux duplex.
Avec ce montage les microprocesseurs de controleurs peuvent
communiquer sans tenir compte des conversions parallele-serie ou serie
-parallele Ainsi, une communication interprocesseur peut etre
realisee en utilisant un protocole predetermine.
Utilisee en commutation de message, la matrice commande l'infor-
mation entre les controleurs, ou transporte des donnees a bas debit
entre des peripheriques et des controleurs ou entre des peripheri-
ques Utilisee en commutation de parole, la parole codee en MIC ou les
donnees a grand debit sont routees entre les peripheriques ou, pour
les donnees en masse, entre les peripheriques et des controleurs
de systemes.
La matrice peut aussi etre utilisee pour commander des points
d'amplification binaire en ecrivant dans sa memoire de connexion ou en
explorant des points de detection par lecture de sa memoire de donnees
Dans ce cas, la synchronisaticn correcte peut etre fournie par
l'interface pour commander et explorer les points cependant, l'etat
d'une jonction, d'une ligne ou d'autres circuits peripheriques peut
etre directement controle et/ou commande Chaque bit de la memoire de
donnees peut correspondre a un point d'exploration sur un dispositif
et chaque bit de la memoire de connexion a un point de commande Cela
permet la manipulation de grandes quantites de signaux de commande de
peripheriques sur un nombre de jonctions relativement restreint. La
matrice de la presente invention, bien que decrite ci-dessus en
considerant des puces de types connus, pourrait etre integree pour ne
former qu'une seule puce On pense qu'une fois integree sur une seule
puce, son cout sera si faible qu'on pourra l'utiliser dans
differentes configurations utilisant des commutations et des con-
mandes distribuees pour pouvoir rendre possible des conceptions de
nouveaux reseaux que l'on ne pouvait pas concevoir auparavant Cela
est particulierement du au fait que la matrice permet des communica-
tions entre processeurs sur les lignes o est tranmise la parole en
MIC Cela resulte aussi du fait qu'elle permet des commandes externes.
13057
Claims
_________________________________________________________________
REVENDICATIONS
1) Matrice de commutation temporelle comprenant: (a) un moyen (l Ol A,
10 i B, 102 A, 102 B) pour recevoir des signaux temporels divises en
intervalles de-temps serie, suivant une premiere sequence, sur une
pluralite de jonctions d'entree (PCMINO A PCMIN 7), (b) un moyen ( 102
A, 102 B, 110) de commutation pour commuter lesdits signaux vers une
pluralite de jonctions de sortie (PCMOUTO A PCMOUT 7) suivant une
seconde sequence, (c) un moyen ( 112) de reception de signaux de
commande, caracterisee en ce qu'elle comprend encore:
(d) un moyen de commande (ll OA, 11 OB) dudit moyen de commuta-
tion pour etablir ladite seconde sequence a la reception de signaux de
commande d'une premiere forme et de commande dudit moyen de
commutation a la reception de signaux de commande d'une seconde forme
pour delivrer des signaux de commande d'une troisieme forme a ladite
pluralite de jonctions de sortie (PCMOUTO A PCMOUT 7).
2) Matrice de commutation suivant la revendication 1, compre-
nant une memoire de connexion ( 107 A, 107 B) caracterise en ce que
ladite memoire de connexion est prevue pour recevoir et memoriser
lesdits signaux de commande et la matrice comprenant un moyen ( 11 OA
a ll OB) pour appliquer lesdits signaux de commande de troisieme forme
audit moyen de commutation ( 102 A, 102 B, 110) a la reception par la
memoire de connexion ( 107 A A 107 B) de signaux de commande de
seconde forme. 3) Matrice de commutation suivant la revendication 2,
dans laquelle ledit moyen de commutation comprend une memoire de
donnees ( 102 A, 102 B) pour recevoir et memoriser ladite premiere
sequence de signaux, caracterisee en ce qu'elle comprend encore un
moyen ( 110) pour commuter des sequences de signaux provenant soit de
ladite memoire de donnees ( 102 A, 102 B), soit de ladite memoire de
connexion ( 107 A, 107 B) sous la forme de signaux de commande de
troisieme forme, vers lesdites jonctions de sortie (PCMOUTO A PCMOUT
7), suivant les
signaux de commande de seconde forme.
4) Matrice de commutation suivant la revendication 2, dans laquelle
ledit moyen de commutation comprend une memoire de donnees ( 102 A,
102 B) pour recevoir et memoriser lesdites premieres sequences de
signaux, caracterise en ce qu'elle comprend encore un moyen ( 110)
42 2513057
pour transmettre des signaux de la memoire de donnees ( 102 A, 102 B)
auxdites jonctions de sortie (PCMOUTO A PCMOUT 7), suivant la seconde
sequence, sous la commande desdits signaux de commande de premiere
forme memorises dans la memoire de connexion ( 107 A, 107 B) a la
reception de signaux de commande de seconde forme d'un premier type,
et pour appliquer des signaux de la memoire de connexion ( 107 A, 107
B) auxdites jonctions de sortie (PCMOUTO A PCMOUT 7) a la reception de
signaux de commande de seconde forme d'un second type.
) Matrice de commutation suivant la revendication 4, caracteri-
see en ce que ledit moyen pour transmettre est constitue par un multi-
plexeur ( 110) dont une premiere entree multiple recoit des signaux de
la memoire de donnees ( 102 A, 102 B) et une seconde entree multiple
recoit des signaux de la memoire de connexion ( 107 A, 107 B), et
qu'elle comprend encore un moyen ( 110 A, 110 B) pour appliquer des
signaux de sortie de la memoire de connexion ( 107 A, 107 B) audit
multiplexeur ( 110) et un moyen ( 108) pour appliquer lesdits signaux
de commande a la memoire de connexion ( 107 A, 107 B) et pour
entrainer
la lecture serie de ladite memoire de connexion ( 107 A, 107 B).
6) Matrice de commutation suivant l'une des revendications 1, 3
ou 5, dans laquelle chacune des jonctions de sortie (PCMOUTO A PCMOUT
7) comprend un amplificateur a trois etats ( 106) et une logique
de commande ( 116) pour commander lesdits amplificateurs ( 106),
carac-
terisee en ce qu'elle comporte encore un moyen ( 114) pour appliquer
des signaux de la memoire de connexion ( 107 A, 107 B) a la logique de
commande ( 116) pour commander l'etat de chacun desdits amplificateurs
( 106), pendant les intervalles de temps.
7) Matrice de commutation suivant l'une des revendications 3, 4
ou 5, caracterisee en ce que le moyen de reception comprend un moyen
de conversion ( 10 l A,-l Ol B) des premieres sequences de signaux
sous forme parallele pour memorisation dans la memoire de donnees (
102 A, 102 B) et un moyen pour recevoir les signaux de sortie de la
memoire de donnees sous forme parallele et les convertir sous forme
serie et les appliquer auxdites jonctions de sortie (PCMOUTO A PCMOUT
7), un amplificateur a trois etats ( 106) etant monte en serie avec
chaque
jonction de sortie, et un moyen ( 116) pour commander lesdits amplifi-
cateurs par des signaux de sortie de la memoire de connexion ( 107 A,
107 B).
8) Matrice de commutation suivant la revendication 1, 3 ou 5,
43 2513057
caracterisee en ce qu'elle comprend une ligne de comm-ande reservee
(XC) et un moyen ( 113) pour appliquer une partie predeterminee
desdits signaux de commande a ladite ligne de commande reservee pour
la commande de circuits externes qui peuvent lui etre connectes.
9) Matrice de commutation temporelle comprenant: (a) un convertisseur
serie-parallele (l Ol A, 101 B)pour recevoir
des signaux temporels multiplexes d'une pluralite de jonctions d'en-
tree (PCMINO A PCMIN 7) et pour convertir lesdits signaux en sequences
sous forme parallele, (b) une memoire de donnees ( 102 A,102 B) pour
recevoir les signaux paralleles et les memoriser suivant un plan
peredetermine, caracterisee en ce qu'elle comprend encore: (c) un
moyen ( 110) pour recevoir des signaux de commande d'un
pluralite de lignes de commande, lesdits signaux de commande compre-
nant des bits d'adresse et de donnees,
(d) une memoire de connexion ( 107 A, 107 B) pour memoriser les-
dits bits de donnees en des endroits definis par les bits d'adresse,
(e) un moyen ( 11 OA, ll OB) pour lire en serie la memoire de
connexion, pour delivrer un mot de donnees forme d'une pluralite de
bits paralleles, (f) un multiplexeur ( 110) ayant une paire de bus
d'entree dont le premier est connecte pour recevoir des signaux de
sortie de la memoire de donnees et le second pour recevoir une
premiere partie predeterminee dudit mode de donnees, (g) un moyen (ll
OA, ll OB) pour appliquer une seconde partie
predeterminee dudit mot de donnees a l'entree de commande du multi-
plexeur, de maniere que le multiplexeur soit commuter pour delivrer
soit les signaux de la memoire de donnees, soit ladite premiere partie
predeterminee dudit mot de donnees pendant des temps controles par la
seconde partie predeterminee dudit mot de donnees, (h) un
convertisseur serie-parallele ( 104) pour recevoir les signaux de
sortie du multiplexeur et les convertir sous forme serie
pour les appliquer a une pluralite de jonctions de sortie.
) Matrice suivant la revendication 9, comprenant une pluralite de
portes a trois etats ( 106), chacune montee en serie avec une
jonction de sortie correspondante, caracterisee en ce qu'elle com-
prend encore u
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