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[5][_]
Physical
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[6][_]
1 K
(2)
[7][_]
de 4 K
(1)
[8][_]
de 64 K
(1)
[9][_]
256 K
(1)
[10][_]
64 K
(1)
[11][_]
128 K
(1)
[12][_]
12 bits
(1)
[13][_]
4 K
(1)
[14][_]
de 112 bits
(1)
[15][_]
Gene Or Protein
(6/ 8)
[16][_]
Tre
(2)
[17][_]
Etre
(2)
[18][_]
Ves
(1)
[19][_]
Sys
(1)
[20][_]
Grou
(1)
[21][_]
Tif
(1)
[22][_]
Molecule
(2/ 4)
[23][_]
DES
(2)
[24][_]
depen
(2)
[25][_]
Disease
(1/ 1)
[26][_]
Rale
(1)
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Publication
_________________________________________________________________
Number FR2514528A1
Family ID 2118973
Probable Assignee Teradyne Inc
Publication Year 1983
Title
_________________________________________________________________
FR Title PROCEDE ET APPAREIL DE TEST DE CIRCUITS INTEGRES COMPLEXES ET
DE MEMOIRES
Abstract
_________________________________________________________________
UN APPAREIL DESTINE AU TEST DE MEMOIRES A SEMICONDUCTEURS ET D'AUTRES
CIRCUITS INTEGRES COMPLEXES COMPREND NOTAMMENT UN CONTROLEUR DE
SEQUENCE DE CONFIGURATIONS DE TEST 50 QUI ATTAQUE UN GENERATEUR DE
SIGNAL DE TEST 22, UN GENERATEUR DE FORMAT 26, UN GENERATEUR DE
SYNCHRONISATION 30 ET UN CIRCUIT DE TRAITEMENT DE DEFAUT 32.
L'APPAREIL COMPORTE DES CIRCUITS DE COMMUTATION QUI PERMETTENT DE
MODIFIER LA NATURE DES SIGNAUX DE TEST APPLIQUES AUX BROCHES 10 D'UN
CIRCUIT INTEGRE 12, SELON QUE CE CIRCUIT EST UNE MEMOIRE OU UN CIRCUIT
D'UN AUTRE TYPE.
Description
_________________________________________________________________
14528
Procede et appareil de test de circuits integres complexes et de
memoires la presente invention concerne le test de circuits integres
complexes et de memoires, par l'injection de signaux de test et la
comparaison des signaux de sortie resultants
avec des references.
Dans le test de circuits integres complexes, des si- gnaux de test
appropries, des references et une information de format et de
synchronisation associee, pour chaque broche du
circuit, sont charges au prealable dans une memoire vive-af-
fectee en propre a la broche consideree Pendant le test, un
generateur d'adresse applique des signaux d'adresse a la me-
moire pour produire la sequence desiree d'injections et de
comparaisons.
Au contraire, dans le test des memoires, le genera-
teur d'adresse procede simultanement a l'application de si-
gnaux d'adresse aux broches "d'adresse" de la memoire (qui recoivent
ainsi les signaux d'adresse en tant que signaux de test) et a
l'activation d'un generateur separe qui applique des signaux de test
de "donnees" aux broches de donnees de la memoire Des signaux de
sortie apparaissent uniquement sur
les broches de donnees et sont compares aux signaux de don-
nees injectes precedemment Bien qu'une memoire vive soit af-
fectee a chaque broche, cette memoire n'enregistre qu'une in-
formation de format et de synchronisation (qui, de facon ca-
racteristique, demeure constante pendant de longues sequences de
signaux de test) et, dans certains modes de realisation,
une information de desembrouillage d'adresse.
De facon generale, un aspect de l'invention porte
sur un appareil destine a tester des circuits integres com-
plexes et des memoires par l'injection de signaux de test et
la comparaison de signaux de sortie resultants avec des refe-
rences Chaque circuit integre complexe et chaque memoire
comporte un certain nombre de broches et les broches des me-
moires comprennent des broches d'adresse et des broches de donnees
L'appareil comprend un contr 6 leur de sequence desti- ne a sequencer
les injections et les comparaisons, un element d'enregistrement
destine a enregistrer les signaux de test et
les references pour les circuits integres complexes, un gene-
rateur destine a generer les signaux de test et les referen-
ces pour les memoires, et un circuit de commutation de source qui
fonctionne sous la dependance du controleur de sequence
et qui est connecte de facon a acheminer selectivement les si-
gnaux de test et les references pour les circuits integres complexes
de l'element de memoire vers les broches, ou les
signaux de test et les references pour les memoires du gene-
rateur vers les broches de donnees.
Un autre aspect de l'invention porte de facon gene-
rale sur un appareil qui comprend un controleur de sequence destine a
sequencer les injections et les comparaisons, un generateur de format
et de synchronisation destine a generer
une information de format et de synchronisation qui corres-
pondeaux signaux de test et aux references, un generateur de sequence
destine a faire en sorte que le generateur de format et de
synchronisation fournisse une information de format et de
synchronisation mise a jour qui correspondea chaque signal
de test et a chaque reference, pour tester les circuits inte-
gres complexes, un generateur de sequence de groupe destine a
faire en sorte que le generateur-de format et de synchronisa-
tion fournisse une information de format et de synchronisa-' tion mise
a jour qui correspondea des groupes des signaux de
test et de references, pour tester les memoires, et un con-
troleur de mode qui fonctionne sous la dependance du contr 6-
leur de sequence de facon a activer selectivement soit le generateur
de sequence, soit le generateur de sequence de
groupe, pour tester respectivement les circuits integres com-
plexes ou les memoires.
Dans des modes de realisation preferes, le genera-
teur de format et de synchronisation comprend une memoire de format
destinee a enregistrer une information de format, et une memoire
d'adresse de format qui fonctionne sous la depen- dance du controleur
de sequence de facon a enregistrer des adresses qui correspondent aux
positions dans la memoire de
format; une memoire de synchronisation destinee a enregis-
trer une information de synchronisation; un generateur de
synchronisation destine a fournir des impulsions de synchro-
nisation conformement a l'information de synchronisation; et une
memoire d'adresse de synchronisation qui fonctionne sous
la dependance du controleur de sequence de facon a enregis-
trer des adresses qui correspondent aux positions dans la me-
moire de synchronisation L'appareil comprend en outre un comparateur
destine a produire des signaux d'erreur lorsque les signaux de sortie
different des references, un processeur de defaut qui fonctionne sous
la dependance du comparateur,
une memoire de sequence de defaut qui fonctionne sous la de-
pendance du controleur de sequence et du processeur de defaut de facon
a enregistrer des sequences des signaux d'erreur et des signaux de
test correspondant aux broches des circuits integres complexes, et une
memoire de plan de defauts qui fonctionne sous la dependance du
processeur de defaut et du contr 8 leur de sequence de facon a
enregistrer les signaux d'erreur sous la forme d'un plan correspondant
aux positions
de memoire dans les memoires.
Un autre aspect de l'invention porte sur un procede de test de
circuits integres complexes ayant des parties de type memoire et des
parties de type autre que memoire, dans lequel on enregistre les
signaux de test et los references pour les parties de type autre que
memoire dans un premier element d'enregistrement; on enregistre une
information de
format et de synchronisation correspondant a chacun des si-
gnaux de test et des references pour les parties de type au-
tre que memoire dans un second element d'enregistrement; on enregistre
une information de format et de synchronisation
correspondant a des groupes de signaux de test et de referen-
ces pour les parties de type memoire dans le second element
d'enregistrement; on declenche un selecteur pour acheminer
les signaux de test et les references depuis le premier ele-
ment d'enregistrement vers les broches des parties de type autre que
memoire; on genere une adresse correspondant a chacun des signaux de
test et des references pour les parties de type autre que memoire et
on declenche simultanement un
selecteur pour acheminer chaque adresse vers le second ele-
ment d'enregistrement; on commande ul generateur de facon qu'il genere
les signaux de test et les references pour les
parties de type memoire, et on declenche simultanement le se-
lecteur pour acheminer les signaux de test et les references vers les
broches de donnees des parties de type memoire; et on genere une
adresse correspondant a chacun des groupes de
signaux de test et de references pour les parties de type me-
moire, et on declenche simultanement un selecteur pour ache-
miner chaque adresse vers le second element d'enregistrement.
L'invention permet de tester de facon souple, eco-
nomique et efficace des circuits integres complexes et des memoires
(ainsi que des circuits integres complexes ayant
des parties de type memoire) l'un apres l'autre, dans n'im-
porte quel ordre, et elle permet de traiter avec souplesse n'importe
quelle broche du dispositif teste comme une broche
de circuit integre complexe, une broche de donnees d'une me-
moire ou une broche d'adresse d'une memoire, pour n'importe
quel cycle des signaux de test.
L'invention sera mieux comprise a la lecture de la
description qui va suivre d'un mode de realisation, donne a
titre d'exemple non limitatif La suite de la description se
refere aux dessins annexes sur lesquels: La figure 1 est un schema
synoptique des composants d'un appareil de test conforme a l'invention
la figure 2 est un schema synoptique de la memoire
vive de commande et d'autres composants du controleur de se-
quence de configurations de test represente sur la figure 1.
Structure En considerant la figure 1, on voit que chaque bro- che 10
d'un dispositif 12 est connectee par un poste de test 14 (contenant
des circuits de detection des signaux de sortie des broches et des
circuits d'attaque de broches classiques)
et par une ligne bidirectionnelle 16 a un systeme de defini-
tion de format 18 (qui contient des elements logiques en cir-
cuit integre parmi lesquels figurent dles multiplexeurs desti-
nes a definir le format et les caracteristiques temporelles des
injections et des comparaisons des signaux de test) Les
entrees du systeme de definition de format 18 sont respecti-
vement connectees au circuit de generation de signaux de test
22 par la ligne de signaux de test 20; au circuit de genera-
tion de format 26 par la ligne de format 24; et au circuit
de generation de synchronisation 30 par la ligne de synchro-
nisation 28 Une sortie du systeme de definition de format 18
est connectee par la ligne d'erreur 31 au circuit de traite-
ment de defaut 32.
lie circuit de generation de signaux de test 12 est connecte au contr
8 leur de sequence de configurations de test
par la ligne de selection de source 52, la ligne de re-
chargement 53 et les lignes de commande de memoire de signal de test
54, 56 et 57 (les lignes 54 et 56, avec les lignes
d'interruption et de commande 58 et 59 du circuit de traite-
ment de defaut, connectent egalement le controleur de sequen-
ce de configurations de test 50 au circuit de traitement de defaut 32)
La ligne de selection de source 52, la ligne de rechargement 53, la
ligne de commande 57 et les lignes de commande de memoire de format et
de synchronisation 60 et 62 connectent le controleur de sequence de
configurations de
test 50 aux circuits de generation de format et de synchroni-
sation 26 et 30.
Dans le circuit de generation de signal de test 22, le selecteur de
source de signal de test 70 est connecte a la memoire de selection de
source de signal de test 72 (d'une
capacite de 256 multiplets par broche) et a cinq sources po-
sibles de signaux de test: des memoires de signal de test A ou B 74,
76 (qui enregistrent des signaux de test de circuits integres
complexes pour chaque broche 10 ou une information de desembrouillage
d'adresse de memoire pour des broches d'adresse de memoire); une
memoire de signal de test C 78 (par l'intermediaire du circuit de
commande de rechargement 138); un generateur de signal de test de
memoire 80 (qui
contient un generateur algorithmique fonctionnant sous la de-
pendance-d'adresses qui est constitue par des elements logi-
ques, et un generateur de table a consulter, fonctionnant
sous la dependance d'adresses, qui est constitue par des ele-
ments de memoire); et une ligne de source de remplacement 82.
De facon similaire, dans le circuit de generation d'adresse de format
26, le selecteur de source de donnees de format 90 est connecte a la
memoire de selection de source de format 94 (d'une capacite de 256
multiplets par broche), et a quatre sources possibles d'adresses de
format: des memoires de format A ou B 96, 98; une memoire de format C
100 (par l'intermediaire du circuit de commande de rechargement 136);
et une ligne de source de remplacement 122 Une sortie du se-
lecteur de source de format 90 est connectee a la memoire de
format 92 (d'une capacite de 256 multiplets par broche).
Dans le circuit de generation de synchronisation
, le selecteur de source de synchronisation 110 est connec-
te a la memoire de selection de source de synchronisation 114 (d'une
capacite de 256 multiplets par broche) et a quatre sources possibles
d'adresses d'information de synchronisation: des memoires de
synchronisation A ou B 116, 118; une memoire de synchronisation O 120
(par l'intermediaire du circuit de commande de rechargement 134); et
une ligne de source de
remplacement 122 lia sortie du selecteur de source de synchro-
nisation 110 est connectee par l'intermediaire de la memoire
de synchronisation 124 (qui est une memoire vive d'une capa-
cite de 256 multiplets par broche) au systeme de synchroni-
sation 126, qui contient des generateurs de synchronisation
programmables. Les memoires A 74, 96 et 116 et les memoires B 76,
98 et 118 sont des parties respectives de deux memoires -vi-
ves statiques identiques de 4 K,et les memoires C 78, 100 et sont des
parties d'une memoire vive dynamique de 64 K A 256 K Les selecteurs
70, 90, 110 sont des multiplexeurs classiques Les circuits de commande
de rechargement 134, 136,
138 (qui contiennent des multiplexeurs classiques)ont des en-
trees connectees a la ligne de rechargement 53 et connectees
respectivement aux memoires a 78, 100 et 120, et ils ont des sorties
qui sont connectees respectivement aux memoires A 74,
96 et 116 et aux memoires B 76, 98 et 118.
Dans le circuit de traitement de defaut 32, le pro-
cesseur de defaut 250 (qui contient des elements logiques en circuit
integre destinsa analyser et a acheminer les signaux d'erreur) est
connecte par la ligne d'erreur de memoire 252 a
la memoire de plan de defauts 254 (qui est une memoire fonc-
tionnant en temps reel qui est destinee a enregistrer des
signaux d'erreur et a laquelle on peut donner une configura-
tion 16 x 64 K, 8 x 128 K ou 1 K x 1 K, pour conserver des si-
gnaux d'erreur de memoire) Le processeur de defaut 250 est egalement
connecte par la ligne de sequence de defaut 258 a
la memoire de sequence de defaut 260, qui est une memoire vi-
ve qui enregistre les signaux de defaut et l'information de
bloc et de cycle associee.
On va maintenant considerer la figure 2 sur laquel-
le on voit que les generateurs d'adresse de signal de test A et B 310,
312 (contenant chacun respectivement trois compteurs d'adresse a 12
bits 314, 316, des selecteurs d'adresse 318, 320 et des portes
OU-EXCLUSIF de blocage d'adresse 322, 324)
sont respectivement connectes par les lignes de bit de com-
mande 326, 328 et les lignes de blocage de generateur 330,
332 a la memoire vive de commande 333 (qui consiste en un mi-
croprocesseur programmable ayant une capacite 4 K mots d'ins-
truction de 112 bits chacun) La memoire vive 333 est egale-
ment connectee aux elements suivants: a la ligne de commande 57 et a
la ligne de rechargement 53 par l'intermediaire du
generateur d'adresse C et compteur de commande 322 (qui con-
tient des circuits logiques et de synchronisation consistant en
circuits integres, destines a l'adressage et a la commande des
memoires C 78, 100, 120); a la ligne de selection de source 52; aux
selecteurs de mode circuit integre complexe/
memoire 334, 336 (qui sont egalement connectes aux genera-
teurs d'adresse de signal de test A et B 310, 312), par l'in-
termediaire de la ligne d'adresse de format et de synchroni-
sation de memoire, 325; par la ligne de commande de sequence 338 a des
circuits, non representes, destines a determiner
l'adresse dans la memoire vive 333 de l'instruction de comman-
de suivante a executer; et a des circuits de commande de test non
representes, par l'intermediaire de la ligne de commande
de test 340 -
Les selecteurs 350 et 352 ont des entrees de don-
nees qui sont connectees a la ligne d'adresse C 57 et sont
respectivement connecteesaux generateurs d'adresse de signal
de test A et B, 310 et 312, et ils ont des entrees de comman-
de qui sont connectees par la ligne 323 au generateur d'adres-
se C et compteur de commande 322.
les selecteurs 354 et 356 ont de facon similaire des entrees
connectees a la ligne d'adresse C 57 et connectees
respectivement aux selecteurs de mode circuit integre ccmple-
xe/memoire, 334 et 336, et ils ont des entrees de commande connectees
au generateur d'adresse C et compteur de commande 322 Les entrees de
commande des selecteurs de mode circuit
integre complexe/memoire 334 et 336 sont respectivement con-
nectees aux registres 335 et 337.
Les selecteurs 318, 320, 334, 336, 350, 352, 354
et 356 sont des multiplexeurs en circuit integre classiques.
Fonctionnement
L'appareil de test peut etre commute alternative-
ment entre le test de circuits integres complexes et le test de
memoires, selon n'importe quelle sequence, et il peut tes- ter des
circuits integres complexes ayant des parties de type memoire et des
parties de type autre que memoire On commute le mode de test entre le
mode "circuit integre complexe" et le mode "memoire" en changeant les
valeurs dans les registres 335 et 337 pour commander respectivement
les selecteurs 334 et 336 de facon a determiner la source des adresses
pour les memoires de synchronisation et de format A et B, 96, 98, 116
et 118; et en changeant les bits de commande qui passent par la ligne
52 vers les memoires de selection de source 72, 94
et 114, pour determiner la source des signaux de test.
Test de circuits integres complexes
Dans le test de circuits integres complexes, le sys-
teme de definition de format 18 applique des sequences de si-
gnaux de test pour toutes les broches 10 au poste de test 14, et ces
sequences proviennent alternativement de la memoire de signal de test
A ou B 74 ou 76, le choix etant effectue par le selecteur de source de
signal de test 70, de la maniere imposee par la memoire de selection
de source de signal de
test 72, sous la commande du controleur de sequence de confi-
gurations de test 50.
Lorsque la memoire de signal de test A 74 est se-
lectionnee par le selecteur de source de signal de test 70, elle
fournit des signaux de test a partir d'une sequence de
ses positions de memoire qui est definie par les adresses ap-
pliquees sur la ligne d'adresse A 54 Simultanement, la me-
moire de signal de test B 76 est rechargee a partir d'un en-
semble commun plus grand de signaux de test enregistres dans la
memoire de signal de test 78 Une fois que la memoire de signal de test
A 74 a epuise sa provision de donnees de test,
le selecteur de source de signal de test 70 commande immedia-
tement la memoire de signal de test B 76 de facon qu'elle fournisse
les donnees correspondant a sa provision qui vient d'gtre
reconstituee, et la memoire de signal de test A 74 est
rechargee a partir de la memoire de signal de test C 78.
le rechargement est commande par le generateur d'adresse C et compteur
de commande 322, qui emet un signal "chargement A" ou"chargement B"
sur la ligne 53 dirigee vers le circuit de commande de rechargement
124, et qui emet des
adresses a sur la ligne 57, de la maniere decrite dans la de-
mande de brevet francaise deposee le meme jour par la deman-
resse sous le titre "Dispositif generateur de sequence de
donnees de test pour circuits integres complexes", et en uti-
lisant le dispositif decrit dans la demande precitee.
Chaque signal de test de circuit integre complexe
est applique a un instant determine par le systeme de syn-
chronisation 126, conformement a l'information de synchroni-
sation qui est enregistree dans la memoire de synchronisation 114, et
avec un format (par exemple non retour a zero (NRZ), retour a zero
(RZ), retour a un (RU) ou retour au compleement
(RE)) qui est determine par l'information de format enregis-
tree dans la memoire de format 92 La memoire de synchronisa-
tion 114 et la memoire de format 92 sont respectivement adres-
sees alternativement a partir des memoires de synchronisation et de
format A 116, 96 et des memoires de synchronisation et
de format B 118, 98 (dans le meme ordre que celui correspon-
dant a l'alternance entre les memoires de signal de test A et
B 74, 76), sous la commande respective des memoires de selec-
tion de source de synchronisation et de format 114, 94, par
l'intermediaire des selecteurs de source de donnees de syn-
chronisation et de donnees de format, 110, 90 L'alternance est
declenchee sur les lignes 60 et 62 ( par des adresses A et B
identiques a celles qui sont appliquees sur les lignes
54 et 56), par l'action des selecteurs de mode circuit inte-
gre complexe/memoire, 334, 336, qui sont commandes par les registres
335, 337 de facon a fonctionner dans le mode de 1 1 test "circuit
integre complexe" Pendant que l'une ou l'autre
des memoires de synchronisation et de format A ou B n'appli-
que pas de signaux, elle est rechargee a partir d'un ensemble commun
plus grand de signaux de synchronisation et de format, enregistre dans
les memoires de synchronisation et de format
C 110, 120.
les signaux de sortie provenant des broches 10 qui sont recus par le
systeme de definition de format 18 sont compares (par des circuits
comparateurs classiques realises en circuits integres, dans le systeme
de definition de format
18) avec des references (appliquees sur la ligne 20 de la me-
me maniere que les signaux de test), et des signaux d'erreur
correspondants sont emis par le processeur de defaut 250 vers la
memoire de sequence de defaut 260, sous la dependance du controleur de
sequence de configurations de test 50 En cas
d'apparition de sequences de defaut predeterminees, le proces-
seur de defaut 250 emet un signal d'interruption vers le con-
troleur de sequence de configurations de test 50, qui peut
alors modifier la sequence de test.
Test de memoires Dans le test de memoires, des signaux de test sont
appliques a une broche de donnees de la memoire a partir du generateur
de signal de test de memoire 80 (sur la base de
signaux appliques sur les lignes 56 et 58), par l'intermediai-
re du selecteur de source de test 70; et des signaux de test
"d'adresse" destines aux broches d'adresse X et Y de la me-
moire sont appliques directement a partir des generateurs d'adresse de
memoire de signal de test A et B 310, 312, par l'intermediaire des
memoires de signal de test A et B 74, 76 (dans lesquelles ces signaux
peuvent ttre desembrouilles pour se
conformer a la configuration de memoire du dispositif 12).
L'information de format et de synchronisation (qui, de facon
caracteristique, demeure inchangee pour des groupes de signaux de test
de memoire) est determinee par les circuits de generation d'adresse de
format et de synchronisation, 26 et 30, sur la base d'adresses qui
sont appliquees directement a partir de la memoire vive de commande
333, par la ligne 325 et les selecteurs de mode circuit integre
complexe/memoire, 334, 536, qui sont positionnes par les registres
335, 337 dans le mode de test "memoire". Des signaux d'erreur sont
emispar le processeur
de defaut 250 vers la memoire de plan de defauts 254, qui en,-
registre les erreurs (sous la commande des signaux d'adresse
sur les lignes 54, 56) dans des positions homologues aux po-
sitions defectueuses dans le dispositif 12, pour fournir un
plan de ces positions de memoire defectueuses.
La partie de la description qui concerne le rechar-
gement des memoires A et B a partir d'un ensemble commun de
signaux de test et d'information de format et de synchronisa-
tion, enregistres dans les memoires C, fait l'objet de la
demande de brevet francaise deposee le meme jour par la de-
manderesse sous le titre "Dispositif generateur de sequence
de donnees de test pour circuits integres complexes".
Il va de soi que de nombreuses modifications peu-
vent etre apportees a l'appareil et au procede decrits et
representes, sans sortir du cadre de l'invention.
Claims
_________________________________________________________________
REVENDICATIONS
1 Appareil destine a tester des dispositifs com-
prenant des circuits integres complexes et des memoires, par
l'injection de signaux de test et la comparaison des signaux de sortie
resultants avec des references, chacun de ces dis- positifs ( 12)
comportant un certain nombre de broches ( 10) et les broches des
memoires comprenant des broches d'adresse et des broches de donnees,
caracterise en ce qu'il comprend:
un controleur de sequence ( 50) destine a sequencer les injec-
tions des signaux de test et les comparaisons des signaux de
sortie resultants avec les references; un element d'enregis-
trement ( 74, 76, 78) destine a enregistrer les signaux de test et les
references pour les circuits integres complexes un generateur ( 22)
destine a generer les signaux de test et
les references pour les memoires; et un circuit de commuta-
tion de source ( 78) qui fonctionne sous la dependance du con-
troleur de sequence et qui est connecte de facon a acheminer
selectivement les signaux de test et les references pour les circuits
integres complexes de l'element d'enregistrement vers les broches, ou
les signaux de test et les references
pour les memoires du generateur ( 80) vers les broches de don-
nees.
2 Appareil destine a tester des dispositifs com-
prenant des circuits integres complexes et des memoires, par
l'injection de signaux de test et la comparaison des signaux
de sortie resultants avec des references, chacun de ces dis-
positifscomportant un certain nombre de broches et les bro-
ches des memoires comprenant des broches d'adresse et des broches de
donnees, caracterise en ce qu'il comprend: un controleur de sequence (
50) destine a sequencer les injections de signaux de test et les
comparaisons des signaux de sortie resultants avec les references; un
generateur de format et de synchronisation ( 26, 30) destine a generer
une information de format et de synchronisation qui corresponde aux
signaux de test et aux references; un generateur de sequence destine a
faire en sorte que le generateur de format et de synchronisa-
tion fournisse une information de format et de synchronisa-
tion mise a jour qui correspondea chacun des signaux de test
et a chacune des references, pour tester les circuits inte-
gres complexes; un generateur de sequence de groupe destine
a faire en sorte que le generateur de format et de synchroni-
sation fournisse une information de format et de synchronisa-
tion mise a jour qui corresponde a des groupes de signaux de
test et de references, pour tester les memoires; et un con-
tr 8 leur de mode qui fonctionne sous la dependance du contr 6-
leur de sequence ( 50) pour actionner selectivement soit le generateur
de sequence, soit le generateur de sequence de
groupe, pour tester respectivement les circuits integres com-
plexes ou les memoires.
3 Appareil selon la revendication 1, caracterise en ce qu'il comprend
en outre: un generateur de format et de synchronisation ( 26, 30)
destine a generer une information de format et de synchronisation
correspondant aux signaux de test et aux references; un generateur de
sequence destine a
faire en sorte que le generateur de format et de synchronisa-
tion fournisse une information de format et de synchronisation mise a
jour qui corresponde a chacun des signaux de test et a chacune des
references, pour tester les circuits integres complexes; un generateur
de sequence de groupe destine a
faire en sorte que le generateur de format et de synchronisa-
tion fournisse une information de format et de synchronisation mise a
jour qui corresponde a des groupes des signaux de test et des
references, pour tester les memoires; et un controleur de mode qui
fonctionne sous la dependance du controleur de
sequence ( 50) de facon a actionner selectivement soit le ge-
nerateur de sequence, soit le generateur de sequence de grou-
pe, pour tester respectivement les circuits integres complexes
ou les memoires.
4 Appareil selon l'une quelconque des revendica-
tions 2 ou 3, caracterise en ce que le generateur de format
et de synchronisation ( 26, 30) comprend: une memoire de for-
mat ( 92) destinee a enregistrer une information de format; et une
memoire d'adresse de format ( 96, 98, 100) qui fonction
ne sous la dependance du controleur de sequence ( 50) pour en-
registrer des adresses qui correspondent aux positions dans la
memoire de format.
Appareil selon l'une quelconque des revendica- tions 2 ou 3,
caracterise en ce que le generateur de format
et de synchronisation ( 26, 30) comprend: une memoire de syn-
chronisation ( 124) destinee a enregistrer une information de
synchronisation; un generateur de synchronisation ( 126) des-
tine a produire des impulsions de synchronisation en confor-
mite avec l'information de synchronisation; et une memoire d'adresse
de synchronisation ( 116, 118, 120) qui fonctionne
sous la dependance du controleur de sequence ( 50) pour enre-
gistrer des adresses qui correspondent aux positions dans la
memoire de synchronisation ( 124).
6 Appareil selon l'une quelconque des revendica-
tions 1 a 3, caracterise en ce qu'il comprend en outre un com-
parateur qui est destine a produire des signaux d'erreur lors-
que les signaux de sortie different des references; et un circuit de
traitement d'erreur ( 32) qui est connecte de facon
a enregistrer selectivement les signaux d'erreur sous la for-
me d'un plan correspondant aux positions de memoire dans les-
dites memoires, ou sous la forme de sequences de signaux d'er-
reur et des signaux de test correspondant aux broches des
circuits integres complexes.
7 Appareil selon la revendication 8, caracterise en ce que le circuit
de traitement d'erreur ( 32) comprend:
un processeur de defaut ( 250) qui fonctionne sous la depen-
dance du comparateur; une memoire de sequence de defaut( 260) qui
fonctionne sous la dependance du controleur de sequence et du
processeur de defaut de facon a enregistrer lesdites
sequences; et une memoire de plan de defauts ( 254) qui fonc-
tionne sous la dependance du processeur de defaut et du con-
tr 8 leur de sequence de facon a enregistrer ledit plan.
8 Procede de test de dispositifs comprenant des circuits integres
complexes et des memoires, par l'injection
de signaux de test et la comparaison de signaux de sortie re-
sultants avec des references, chacun de ces dispositifs com-
portant un certain nombre de broches et les broches des me-
moires comprenant des broches d'adresse et des broches de donnees,
caracterise en ce que: on enregistre les signaux de test et les
references pour les circuits integres complexes dans un element
d'enregistrement ( 74, 76, 78); lorsque le dispositif est un circuit
integre complexe, on declenche un
selecteur ( 70) pour acheminer les signaux de test et les re-
ferences _de l'element d'enregistrement vers les broches; et
lorsque le dispositif est une memoire, on commande un genera-
teur ( 80) de facon qu'il genere les signaux de test et les
references, et on declenche simultanement le selecteur ( 70) pour
qu'il achemine les signaux de test et les references vers les broches
de donnees, le declenchement du selecteur pour tester des circuits
integres complexes et des memoires
s'effectuant dans n'importe quel ordre desire.
9 Procede de test de dispositifs comprenant des circuits integres
complexes et des memoires, par l'injection de signaux de test et la
comparaison des signaux de sortie resultants avec des references,
chacun de ces dispositifs
( 12) comprenant un certain nombre de broches ( 10), caracteri-
se en ce que: on enregistre dans un element d'enregistrement
une information de format et de synchronisation qui corres-
pond a chacun des signaux de test et a chacune des references pour les
circuits integres complexes; on enregistre dans l'element
d'enregistrement une information de format et de synchronisation qui
correspond a des groupes de signaux de
test et de references pour les memoires; lorsque le disposi-
tif est un circuit integre complexe, on genere une adresse
correspondant a chacun des signaux de test et a chacune des
references, et on declenche simultanement un selecteur pour diriger
chaque adresse vers l'element d'enregistrement; et lorsque le
dispositif est une memoire, on genere une adresse correspondant a
chacun des groupes de signaux de test et de references, et on
declenche simultanement le selecteur pour acheminer chaque adresse
vers l'element d'enregistrement, la generation des adresses et le
declenchement du selecteur pour tester des circuits integres complexes
et des memoires
s'effectuant dans n'importe quel ordre.
Procede selon la revendication 8, caracterise
en ce qu'on enregistre dans un element d'enregistrement sup-
plementaire une information de format et de synchronisation
correspondant a chacun des signaux de test et a chacune des
references pour les circuits integres complexes; on enre-
gistre dans cet element d'enregistrement supplementaire une
information de format et de synchronisation correspondant a
des groupes de signaux de test et de references pour les me-
moires; lorsque le dispositif est un circuit integre comple-
xe, on genere une adresse correspondant a chacun des signaux
de test et a chacune des references, et on declenche simul-
tanement un selecteur pour acheminer chacune de ces adresses vers
l'element d'enregistrement supplementaire; et lorsque
le dispositif est une memoire, on genere une adresse corres-
pondant a chacun des groupes de signaux de test et de refe-
rences, et on declenche simultanement un selecteur pour ache-
miner chacune des adresses vers l'element d'enregistrement
supplementaire, la generation des adresses et le declenche-
ment du selecteur pour tester les circuits integres complexes
et les memoires s'effectuant dans n'importe quel ordre.
11 Procede de test de circuits integres complexes
ayant des parties de type memoire et des parties de type au-
tre que memoire, par l'injection de signaux de test et la
comparaison des signaux de sortie resultants avec des refe-
rences, chacun de ces circuits integres complexes ( 12) com-
prenant un certain nombre de broches ( 10), caracterise en ce que: on
enregistre les signaux de test et les references pour les parties de
type autre que memoire dans un premier
element d'enregistrement; on enregistre dans un second ele-
ment d'enregistrement une information de format et de syn-
chronisation correspondant a chacun des signaux de test et a chacune
des references pour les parties de type autre que me- moire; on
enregistre dans le second element d'enregistrement une information de
format et de synchronisation corrrespondant a des groupes de signaux
de test et de references, pour les
parties de type memoire; on declenche un selecteur pour ache-
miner les signaux de test et les references depuis le premier element
d'enregistrement vers les broches des parties de type autre que
memoire; on genere une adresse correspondant a chacun des signaux de
test et a chacune des references pour
les parties de type autre que memoire, et on declenche simul-
tanement un selecteur pour acheminer chacune de ces adresses
vers le second element d'enregistrement; on commande un ge-
nerateur de facon qu'il genere les signaux de test et les re-
ferences pour les parties de type memoire, et on declenche
simultanement ledit selecteur pour acheminer les signaux de test et
les references vers les broches de donnees des parties de type
memoire; et on genere une adresse correspondant a chacun des groupes
de signaux de test et de references pour les parties de type memoire,
et on declenche simultanement un
selecteur pour acheminer chacune de ces adresses vers le se-
cond element d'enregistrement.
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