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Neur
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Cou
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3,5 V
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2 TW
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Molecule
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Publication
_________________________________________________________________
Number FR2515902A1
Family ID 1983892
Probable Assignee Telecommunications Sa
Publication Year 1983
Title
_________________________________________________________________
FR Title DISPOSITIF NUMERIQUE DE SYNCHRONISATION D'HORLOGE ET SON
APPLICATION AUX RESEAUX DE CONNEXION
Abstract
_________________________________________________________________
LA PRESENTE INVENTION CONCERNE LA SYNCHRONISATION DE SIGNAUX D'HORLOGE
PAR RAPPORT A UNE HORLOGE DE REFERENCE GIGUEE.
L'INVENTION CONSISTE ESSENTIELLEMENT A UTILISER UN COMPARATEUR DE
PHASE NUMERIQUE, EVALUANT LA DIFFERENCE DE PHASE ENTRE L'HORLOGE
LOCALE ET L'HORLOGE DE REFERENCE, ET UN DISPOSITIF FOURNISSANT LA
VALEUR MOYENNE DE LA TENSION REPRESENTATIVE DE LADITE DIFFERENCE.
L'INVENTION PERMET EGALEMENT DE MEMORISER LA DERNIERE DIFFERENCE DE
PHASE DES LA PERTE D'UNE IMPULSION DE L'HORLOGE DE REFERENCE.
APPLICATION A LA SYNCHRONISATION DE RESEAUX DE CONNEXION.
Description
_________________________________________________________________
La presente invention concerne la synchronisation de signaux d'horloge
par rapport a une horloge de reference gi- guee et son utilisation
comme base de temps d'un reseau de connexion. Un reseau de connexion
doit etre susceptible de recevoir des signaux numeriques presentant
une gigue allant jusqu'a un glissement de plusieurs trames L'avis G
811 du CCITT speci- fie la periode separant deux sauts de trame a 70
jours, ce qui impose une precision des oscillateurs meilleure que 10
11, ce qui impose la synchronisation des reseaux de connexions.
La jonction de synchronisation est un signal a 2048 k Hz dont la
precision relative a long terme est de 1011 Cette jonction vise a
synchroniser l'horloge locale pilote du reseau sur l'horloge de
reference.
La presente invention vise a corriger la phase de l'hor- loge locale
du reseau en la synchronisant sur l'horloge pilote fe fournie par la
jonction de synchronisation.
La presente invention concerne plus particulierement une boucle
d'asservissement de phase numerique permettant d'ajus- ter une
frequence fs locale sur une frequence fe de reference et de filtrer la
gigue qui affecte fe.
De plus la presente invention prevoit, en cas de perte de rythme fe
synchronisant, de maintenir un ajustement de la frequence fs locale
correspondant a la correction de frequence existant avant la perte
grace a des moyens de memorisation de ladite erreur de phase
anterieure.
Le dispositif numerique de l'invention comprend essen- tiellement des
premiers moyens pour discriminer numeriquement la difference de phase
entre les signaux de frequences fe et f, ladite difference etant
convertie en une tension par des seconds moyens, la valeur moyenne de
ladite tension etant effectuee sur une periode du signal fe de
reference, ladite valeur moyenne commandant en sortie un oscillateur
fournissant la frequence fs asservie.
Selon une autre caracteristique, les premiers moyens de l'invention
comprennent un compteur a N etats, chaque etat representant un etat de
phase du signal de frequence fe de reference et un decompteur a N
etats egalement, chaque etat representant un etat de phase du signal
de frequence fsi un circuit additionneur effectuant l'addition de
l'etat n dudit compteur avec l'etat p dudit decompteur, l'etat dudit
circuit d'addition variant entre n+p et n+p+l et representant ladite
difference de phase.
Selon une autre caracteristique les seconds moyens de l'invention
effectuent une conversion numerique analogique de ladite difference.
De plus, le dispositif de l'invention comprend un dispo- sitif de
memorisation de ladite difference de phase issue des- dits premiers
moyens, ladite difference memorisee etant appli- quee a l'entree
desdits seconds moyens des la disparition du signal d'horloge
incidente de frequence fe
En outre, le dispositif de l'invention comprend des troi- siemes
moyens pour comparer la phase courante issue desdits premiers moyens
et la phase memorisee issue dudit dispositif de memorisation, lesdits
troisiemes moyens n'autorisant la re- prise de la phase courante
qu'apres une identite desdites pha- ses. Enfin, les troisiemes moyens
de l'invention generent un signal de selection de phase VHCH a lentree
d'un multiplexeur, ledit signal de selection VHCH permettant en outre
de bloquer l'avance du compteur desdits premiers moyens afin
d'accelerer la recherche de l'identite desdites phases.
D'autres avantages et caracteristiques apparaitront a la lecture de la
description suivante illustree par des dessins.
La figure 1 est une representation schematique de la f boucle de phase
selon l'invention.
La figure 2 est une representation de l'etat des compteur et
decompteur de la figure 1
La figure 3 est la courbe caracteristique du discrimina- teur de phase
numerique de la figure 1 en mode asservi.
La figure 4 est une realisation de la figure 1 avec memo- risation du
dephasage.
La figure 5 represente une vue de detail de la figure 4.
En se referant a la figure 1 le signal d'horloge f d'hor- loge de
reference est applique a l'entree compteur i a N etats tandis que le
signal f d'horloge locale est applique a l'entree d'un decompteur 2 a
N etats egalement Les compteuri et decompteur 2 respectivement
fournissent un signal represen- tatif de l'etat de phase des signaux
de frequences fe et f s, a lentree d'un additionneur 3 a N etats
egalement Ainsi l'additionneur 3 peut effectuer la difference entre
les phases de ces deux signaux.
L'etat des compteur 1 et decompteur 2 est illustre sur la figure 2
Ainsi par exemple a une periode d'horloge f corres- e pond l'etat n A
la periode suivante, le compteur 1 sera dans l'etat n+l Inversement le
decompteur 2 se trouve dans l'etat p et passe a l'etat p+l a la
periode suivante Si les deux horloges fe et fs sont dans des etats de
phase differents, c'est-a-dire decales dans le temps, l'additionneur 3
va se trouver dans un etat n+p lorsque le compteur 1 est dans l'etat n
et le decompteur 2 dans l'etat p Supposons comme sur la fi- gure 2 que
l'horloge f locale soit retardee,alors lorsque le s compteur 1 passe a
l'etat n+l, le decompteur 2 est encore a l'etat p, donc l'additionneur
3 est dans l'etat n+p+l.
Des que le decompteur 2 avance dans la periode suivante,il passe a
l'etat p-1 puis replace l'additionneur 3 a l'etat n+p.
Comme les signaux d'horloge fe et fs ont meme periode mais sont
simplement decales en phase, les etats n+p+l et n+p de l'addi-
tionneur 3 se reproduisent periodiquement pendant une periode du
signal fe d'horloge de reference Si la periode de reference correspond
a 2 TW et le decalage de phase a et,alors l'etat moyen en sortie de
l'additionneur 3 sur une periode de reference et 21 e et est egal a
(n+p+l) + (n+p) = n+ p + 2 f I 21 f 2 f Le signal representant l'etat
de l'additionneur 3 est applique a l'entree d'un convertisseur
numerique analogique, ce qui permet d'obtenir une tension VM
proportionnelle a la difference de phase Cette tension VM est utilisee
pour commnan- der un oscillateur 5 a frequence controlee.
La tension moyenne VM, sur une periode du signal de refe- rence, varie
proportionnellement a e L puisque l'additionneur 3 presente un etat
moyen egal a n+p + et L'oscillateur 5 comporte en entree un filtre RC,
non Trepresente sur la figure 1 a constante de temps de grandeur
appropriee, qui permet de realiser cette moyenne VM Ainsi la valeur VM
moyenne varie de facon continue proportionnellement a la difference et
de phase entre les deux horloges Ceci autorise un calage exact sur la
frequence de reference instantanee de l'horloge f Dans la pratique, le
filtre RC peut etre supprime, cette fonction etant assuree par les
circuits d'entree de l'oscil- lateur 5 commande en frequence.
En sortie de l'oscillateur 5 on obtient la frequence fs asservie en
phase sur la frequence fe Ainsi le discriminateur de phase selon
l'invention est essentiellement forme des compteur 1 et decompteur 2,
de l'ad- ditionneur 3 et du convertisseur numerique-analogique 4; il
est caracterise par le rapport Ki egal a la variation maximum de
tension Va continue obtenue en sortie du convertisseur 4 sur la
variation maximale de phase acceptable a l'entree du discriminateur
Cette variation maximale de phase est pro- portionnelle au nombre
d'etats des compteur l et decompteur 2 et de l'additionneur 3 Le
coefficient KI s'ecrit KI = XV max 21 tr (N-1) L'erreur de phase
mesuree est une fonction periodique de l'erreur de phase vraie avec
une amplitude de 2 1 T (N-1).
La figure 3 illustre la courbe caracteristique de l'erreur de phase,
c'est une courbe continue en dents de scie de pe- riode 21 r N. La
figure 4 represente une realisation de la figure l preferee de
l'invention En cas de perte du rythme fe incident il est interessant
de memoriser l'erreur de phase anterieure afin de maintenir la
correction de frequence existant avant la perte de rythme.
A cet effet on dispose un registre 7 memorisant le signal issu de
l'additionneur 3 representant la difference de phase entre le rythme
fs local et le rythme fe incident Le rythme fe incident est recu par
le compteur i a N etats ainsi que par un dispositif 6 de detection de
perte d'horloge de reference.
Le dispositif 6 detecte une perte de signal fe d'horloge des qu'il
manque une impulsion d'horloge et fournit un signal, a l'entree du
registre 7, representatif de la bonne reception -du signal fe d'entree
et autorisant le chargement du signal de sortie de l'additionneur 3 a
l'entree d'un multiplexeur 8.
En outre le dispositif 6 de detection fournit en sortie un signal
representatif de la perte de l'horloge de reference qui est applique
au multiplexeur 8 Le multiplexeur 8 valide alrat la phase memorisee
par le registre 7 a l'instant de la perte Pendant la perte du signal
fe d'horloge de reference, le compteur 1 est bloque et la sortie de
l'additionneur 3 varie au rythme du decompteur 2 qui recoit le signal
H S Y N d'horloge locale Le multiplexeur 8 transmet alors le dernier
resultat du dephasage fourni par l'additionneur 3 et contenu dans le
registre 7 Ce signal representatif du dephasage est applique en sortie
du multiplexeur 8, qu'il y ait perte d'hor- loge fe de reference ou
non, a l'entree d'un convertisseur numerique analogique 4.
Aussitot que l'horloge de reference fe reapparait, la validation de
phase fournie par le compteur 1 est retardee jusqu'a l'instant o le
signal obtenu en sortie de l'addition- neur 3 est identique au signal
de dephasage memorise fourni par le registre 7 Pendant ce temps le
compteur 1 reste bloque, afin de decrire le cycle plus rapidement, par
application d'un signal X fourni par le dispositif 6.
Le convertisseur numerique-analogique 4 fournit en sortie une tension
proportionnelle a la difference de phase qui commande en sortie un
oscillateur 9 controle en frequence La valeur moyenne de cette
tension, effectuee par un filtre RC non represente dispose a l'entree
de l'oscillateur 9, sur une periode du signal de reference fe varie
directement proportion- nellement a er 1 le dephasage L'oscillateur 9
est thermostate et permet de generer un signal de 1,4 V crete a crete
a 16,384 k Hz par exemple avec une stabilite de quelques 108 dans la
gamme de 00 C A 500 C. Un diviseur (10) divise par 8 la frequence
fournie par l'oscillateur 9 et fournit en sortie un signal H S Y N La
tension de controle de frequence est comprise entre 3,5 V et + 3,5 V
et entraine une variation de frequence d'une cen- taine de hertz par
volts sur la frequence 16,384 k Hz.
La figure 5 represente de facon detaillee le dispositif 6 de detection
de la figure 4 en mode memorise Il se compose de divers elements Le
signal H R E F de reference entrant est applique, a l'entree d'un
monostable 65 apres une double in- version dans la realisation decrite
au moyen desdeux inver- seurs 61 et 62 en serie qui restituent le
signal H R E F a l'entree de 65 Ce monostable 65 fournit sur sa sortie
Q un signal P H R E F et son complement sur sa sortie Q Le signal P H
R E F est un signal "un" des qu'il manque une impulsion dans le signal
H R E F d'entree et est unsignal "zero" apres une seconde de presence
continue de signal H R E F d'entree.
Il est representatif de la perte de phase du signal de refe- rence Un
comparateur de phase 66 recoit en entree le signal
H R E F issu de 62 ainsi que le signal H S Y N obtenu en sor- tie du
diviseur par huit (10), a la sortie du dispositif numerique de
synchronisation Le comparateur de phase 66 per- met de choisir la
phase de l'horloge de chargement H C H qui est soit en phase, soit en
opposition de phase avec H S Y N, ceci afin d'eviter tout alea du aux
changements d'etat de l'additionneur 3.
Ce choix est effectue par un circuit OU exclusif 67 qui recoit d'une
part le resultat de la comparaison de 66 et d'autre part le signal H S
Y N Le signal H C H issu du cir- cuit 67 est applique a l'entree d'un
circuit ET 68 qui valide le signal H C H par un signal V H C H de
validation d'horloge de chargement qui sera introduit ulterieurement
Le signal HC HV issu du circuit 68 est applique au registre memoire 7
comme signal de chargement De plus le signal entrant d'hor- loge de
reference H R E F apres inversion en H R E F au moyen de l'inverseur
61 est applique a l'entree d'une bascule 64 dont l'entree D recoit le
meme signal V H C H qui sera expli- cite ulterieurement La sortie Q de
cette bascule 64 fournit un signal qui valide le signal H R E F
d'horloge de reference entrant a l'entree du circuit ET 63 Le signal H
R E F V sor- tant du circuit 63 est applique a l'entree du compteur 1
Le decompteur 2 recoit le signal H S Y N d'horloge de synchroni-
sation obtenu a la sortie du dispositif de synchronisation de
l'invention et applique son signal d'etat a l'entree du circuit 3
d'addition De la meme facon que pour les figures anterieures, le
circuit 3 d'addition effectue une addition des etats des compteur 1 et
decompteur 2 et fournit son re- sultat a l'entree du multiplexeur 8 et
du registre memoire 7.
Cette grandeur representative de la difference de phase memorisee,
issue du registre 7 est appliquee a l'entree d'un circuit de
comparaison 69 qui recoit egalement la difference- de phase courante
issue du circuit 3 d'addition Ainsi le circuit de comparaison 69 peut
comparer l'etat de la nouvelle phase-avec le dernier etat de phase Le
resultat de la compa- raison est applique a l'entree d'un circuit NON
ET 70 Ce ciroeit 70 recoit egalement le signal P H R E F representatif
de la presence du signal d'horloge de reference issu du cir- cuit 65
Le resultat du circuit 70 est applique a l'entree d'une bascule 71
dont l'entree J est a la masse, l'entree K recoit le signal P H R E F
representatif de la perte de l'horloge de reference Le signal H C H
d'horloge de charge- ment issu du circuit OU exclusif 67 est egalement
applique a l'entree horloge de la bascule 71.
Sur la sortie Q de la bascule 71 on obtient le signal V H C H qui est
ainsi synchronise par le signal H C H Ce signal V H C H, representatif
du mode de fonctionnement nor- mal (asservi), ou memorise est donc
applique a l'entree du circuit ET 68 ainsi qu'a l'entree de la bascule
64 Ce signal V H C H est egalement applique a l'entree Ao du
multiplexeur 8 dans lequel il commande le choix de la difference de
phase appliquee au convertisseur 4 En effet lorsque le signal V H C H
egale 0, le multiplexeur 8 aiguille vers la sortie l'entree O
c'est-a-dire la phase memorisee issue du registre 7 et lorsque le
signal V H C H egale 1, le multiplexeur 8 aiguille vers la sortie
l'entree 1 c'est-a-dire la phase cou- rante sortant du circuit
d'addition 3.
Ainsi en resume: en fonctionnement normal P H R E F = O et V H C H = 1
en cas de perte P H R E F = 1 alors le signal V H C H passe a zero
avec synchronisation par H C H pour eviter de dis- tordre une
impulsion H C H V et la difference de phase memo- risee dans le
registre 7 est aiguillee par le multiplexeur 8 vers le C N A 4. en cas
de reprise, lorsque P H R E F passe de-l a 0, afin d'eviter un saut
entre l'etat memorise et l'etat en sortie du circuit d'addition 3, on
ne valide la sortie du circuit 3 a l'entree du multiplexeur 8 (et un
nouveau chargement dans le registre) qu'apres-s'etre assure de
l'identite (au moyen du comparateur 69) de l'etat memorise (dans le
registre 7) et de l'etat a la sortie du circuit d'addition 3.
Le signal V H C H autorise egalement le multiplexage synchronise avec
le signal H C H au moyen du multiplexeur 8.
Le signal V H C H bloque egalement le compteur 1 apres synchronisation
par le signal H R E F au niveau du circuit 63 tant que le comparateur
69 affiche une non identite entre la valeur memorisee et la valeur
issue du circuit d'addition 3.
Ceci accelere selon l'invention la recherche de l'iden- tite en
bloquant le compteur 1 grace au circuit ET 63 lorsque le signal V H C
H est egal a zero.
En effet, pendant que P H R E F egale 1 le decompteur 2 continue de
decompter Apres une reprise de l'horloge inci- dente, le signal P H R
E F passe a zero et si la frequence H R E F est tres proche de la
frequence asservie H S Y N, les compteur 1 et decompteur 2
effectueraient leur cycle a la meme vitesse et le signal IDENT issu du
comparateur 69 tarde- rait a apparaitre De ce fait le blocage du
compteur 1 au moyen du signal V H C H resynchronise par H R E F est
parti- culierement avantageux.
De la meme facon qu'en mode asservi, le signal issu du multiplexeur 8
est applique a l'entree d'un convertisseur analogique 4.
Le convertisseur numerique-analogique 4 fournit en sor- tie une
tension proportionnelle a la difference de phase memorisee qui
commande en sortie un oscillateur 9 controle en frequence
L'oscillateur 9 est thermostate et permet de generer un signal de 1,4
V crete a crete a 16,384 k Hz par exemple avec une stabilite de
quelques 10-8 dans la gamme de
0 QC A 500 C.
Un diviseur (10) divise par huit la frequence fournie par
l'oscillateur 9 et fournit en sortie un signal H S Y N. La tension de
controle de frequence est comprise entre 3,5 V et + 3,5 V et entraine
une variation de frequence d'une cen- taine de hertz par volt sur la
frequence 16,384 k Hz.
Un tel dispositif est particulierement interessant pour synchroniser
les signaux d'horloge d'un reseau de connexion par rapport a une
horloge de reference transmise par une jonc- tion de synchronisation 1
Claims
_________________________________________________________________
REVENDICATIONS
1 Dispositif numerique de synchronisation d'une horloge de frequence f
locale sur une horloge de frequence fe inci- dente comprenant une
boucle d'asservissement de phase carac- terise par le fait qu'il
comprend des premiers moyens pour discriminer numeriquement la
difference de phase entre les signaux de frequences f et f, ladite
difference etant ccver- tie en une tension par des seconds moyens, la
valeur moyenne de ladite tension etant effectuee sur une periode du
signal fe de reference, ladite valeur moyenne commandant en sortie un
oscillateur fournissant la frequence fs asservie.
2 Dispositif numerique selon la revendication 1 carac- terise par le
fait que lesdits premiers moyens comprennent un compteur a N etats,
chaque etat representant un etat de phase du signal de frequence fe de
reference et un decompteur a N etats egalement, chaque etat
representant un etat de phase du signal de frequence f s, un circuit
additionneur effectuant l'addition de l'etat N dudit compteur avec
l'etat p dudit decompteur, l'etat dudit circuit d'addition variant
entre n+p et n+p+ 1.
3 Dispositif numerique selon la revendication 1 carac- terise par le
fait que lesdits seconds moyens consistent en une conversion numerique
analogique de ladite difference.
4 Dispositif numerique selon l'une des revendications 1 a 3
caracterise par le fait qu'il comprend un dispositif de memorisation
de ladite difference de phase issue desdits pre- miers moyens, ladite
difference memorisee etant appliquee a l'entree desdits seconds moyens
des la disparition du signal d'horloge fe incidente.
5 Dispositif numerique selon la revendication 4 carac- terise par le
fait qu'il comporte des troisiemes moyens pour comparer la phase
courante issue desdits premiers moyens et la phase memorisee issue
dudit dispositif de memorisation, lesdits troisiemes moyens
n'autorisant la reprise de la phase courante qu'apres une identite
desdites phases.
6 Dispositif numerique selon la revendication 5 carac- terise par le
fait que lesdits troisiemes moyens generent un signal de selection de
la phase a l'entree d'un multiplexeur, ledit signal de selection VHCH
permettant en outre de bloquer l'avance du compteur desdits premiers
moyens afin d'accelerer la recherche de l'identite desdites phases.
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