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Gene Or Protein
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Est A
(33)
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Etre
(23)
[8][_]
CAL1
(22)
[9][_]
SYNC3
(20)
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CAL2
(9)
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SEA2
(8)
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SYNC1
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SEA1
(6)
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Tll
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(4)
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DEC1
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CSE3
(3)
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RAL1
(3)
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EAB
(3)
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Paa
(3)
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EA2
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SENS
(2)
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CSE1
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MA2
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RBM
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DANS
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Molecule
(5/ 37)
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(3)
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OH4
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Physical
(18/ 22)
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128 octets
(3)
[52][_]
de 140 Mbit/s
(2)
[53][_]
7 ns
(2)
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64 kbit/s
(1)
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30 Mbit/s
(1)
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de 192 Mbit/s
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de 10 km
(1)
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de 35 Mbit/s
(1)
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140 MHz
(1)
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35 MHz
(1)
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de 126 octets
(1)
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3,5 ns
(1)
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de 1,15 ns
(1)
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de 1,25 ns
(1)
[65][_]
de 3,5 ns
(1)
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36 s
(1)
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92 s
(1)
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64 octets
(1)
[69][_]
Disease
(2/ 5)
[70][_]
COD3
(4)
[71][_]
Lues
(1)
[72][_]
Organism
(1/ 1)
[73][_]
C. Bass
(1)
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Publication
_________________________________________________________________
Number FR2515904A1
Family ID 5979227
Probable Assignee Coudreuse Jean Pierre
Publication Year 1983
Title
_________________________________________________________________
FR Title SYSTEME DE TRANSMISSION ET DE COMMUTATION POUR RESEAU LOCAL A
STRUCTURE DE DISTRIBUTION EN BOUCLE ET A MODE DE TRANSMISSION PAR
PAQUETS.
EN Title VIDEO COMMUNICATIONS TRANSMISSION SYSTEM FOR LOCAL LOOP
NETWORK - CONTAINS MICROPROCESSOR CONTROLLING DATA PACKET TRANSMISSION
FLOW AND SWITCHING TO RECEIVE MODE
Abstract
_________________________________________________________________
LA STRUCTURE DE DISTRIBUTION EN BOUCLE COMPREND DES STATIONS DE
RACCORDEMMENT S1 A S4 RELIEES ENTRE ELLES PAR DEUX BOUCLES B1 ET B2
PARALLELES DONT LES SENS DE TRANSMISSION SONT INVERSES L'UN PAR
RAPPORT A L'AUTRE. CHAQUE STATION DE RACCORDEMENT S1 A S4 EST RELIEE A
UN OU UNE PLURALITE DE TERMINAUX A1 A A3.3, PAR L'INTERMEDIAIRE D'UN
MULTIPLEX. CHAQUE STATION DE RACCORDEMENT S1 A S4 COMPREND DES MOYENS
DE COMMUTATION POUR INSERER LES PAQUETS D'UNE COMMUNICATION PROVENANT
D'UN DE SES TERMINAUX A1 OU A2.1 A A2.3 OU A3.1 A A3.3 OU RG SUR UNE
DES DEUX BOUCLES B1 OU B2 ET VICE VERSA POUR DELIVRER A UN DE SES
TERMINAUX LES PAQUETS D'UNE COMMUNICATION DESTINES AUDIT TERMINAL ET
PROVENANT DE L'UNE DES DEUX BOUCLES OU ENCORE POUR RETRANSMETTRE VERS
LA STATION DE RACCORDEMENT SUIVANTE, DANS LE SENS DE LA BOUCLE
CONCERNEE, TOUT PAQUET NON EXCLUSIVEMENT DESTINE A UN DE SES
TERMINAUX. CHAQUE STATION DE RACCORDEMENT COMPREND ENCORE DES MOYENS
POUR, A L'ETABLISSEMENT D'UNE COMMUNICATION, AFFECTER UNE DES BOUCLES
A L'ACHEMINEMENT DES PAQUETS DE LA COMMUNICATION OU CONNAITRE
L'AFFECTATION D'UNE DES BOUCLES A L'ACHEMINEMENT DES PAQUETS D'UNE
COMMUNICATION DESTINEE A UN DE SES TERMINAUX.
A subscriber connecting station (S1) is connected into a loop circuit
(b1,b2). Two independent oscillators (OH1,OH2) provide clock signals
(H1,H2) at VHF for use by transmission circuits (E1,E2). These
transmit on the two sections of loop while a third oscillator (OH3)
provides a lower frequency clock signal (H3) for the transmission
circuit (E3) for the subscriber output channel. The subscriber input
channel has a separate clock oscillator (OH4). The transmission is
provided in a Manchester code which enables the clock signal to be
recovered by time intervals and are received at receiving units
(R1,R2,R3) as commanded by a microprocessor circuit. This provides
management and control of the transmission and reception of the data
packets. The system may be used for videophone purposes.
Description
_________________________________________________________________
La presente invention concerne un systeme de transmission et de
commutation pour reseau local de videocommunications et de transferts
de donnees a structure de distribution en boucle a tres large bande, a
mode de transmission par paquets.
Les reseaux locaux ont deja fait l'objet d'etudes et de publications.
A titre d'exemples, on pourra se reporter, a ce sujet, aux articles
techniques suivants:
1 - "Les reseaux locaux: definition et exemple de realisation
(danube)", par M. Martin et autres, paru dans la revue fran caise
"INRIA", 1979, pp. 8-12,
2 - "An Introduction to Local Area Networks" par D.D. Clark et autres,
paru dans la revue americaine "Proceedings of the
IEEE", Vol. 66, Nq 11, novembre 1978, pp. 1497-1517,
3 - "Local network gives new flexibility to distributed proces sing",
par C. Bass et autres, paru dans la revue americaine
"Electronics" du 25 septembre 1980, pp. 114-122.
Un reseau local destine, plus particulierement, a transmettre des
videocommunications se caracterise par l'extreme diversite des debits
a transporter, c'est a dire:
- de quelques dizaines de bit/s a quelques Mbit/s pour les services
utilisant la transmission de donnees;
- 64 kbit/s pour la telephonie en mode circuit, compte tenu de la
qualite amelioree apportee par des techniques de codage sophisti
quees;
- quelques centaines de kbit/s pour des canaux son "haute fidelite";
- quelques Mbit/s pour les transferts de fichiers informatiques;
- quelques Mbit/s pour un videophone, ces debits pouvant varier
beaucoup selon la qualite requise;
- 30 Mbit/s environ pour une image animee aux normes TV actuelles,
avec une technique de codage tres complexe, etant donne qu'avec un
codage MIC il faudrait prevoir un debit de 192 Mbit/s.
La plupart de ces debits sont approximatifs et ont ete evalues en mode
circuit. A titre d'exemple, le mode paquet applique directement aux
echantillons MIC avec elimination des silences devrait permettre un
gain de 3 en telephonie. Par ailleurs, les debits moyens des deux sens
de transmission d'une meme communication peuvent etre extremement
differents, par exemple quand il s'agit d'une diffusion d'images
animees avec voie de son retour.
Alors que la topologie d'un reseau local a debit moyen est determinee
par le fait que l'on cherche pour ce reseau a reutiliser les supports
de. distribution existants, tels que des lignes telephoniques
d'abonnes disposees en etoile ou des lignes de distribution de
programme de television egalement disposes en etoile, les services de
videocommunications dont les debits ont ete mentionnes ci-dessus
imposent un changement du support de distribution, tel que des fibres
optiques, et par consequent entrainent la construction d'un nouveau
reseau de distribution.
La topologie des reseaux locaux a deja fait l'objet de discussion
comme, par exemple, dans l'article (3) cite ci-dessus, a la page
122,'et il est apparu que l'architecture en boucle etait plus simple
et moins chere pour relier des processeurs, mais avait pour
inconvenient qu'une interruption sur la boucle entrainait une
considerable degradation du reseau. A titre d'exemples, en ce qui
concerne les reseaux a structure de boucle, on pourra egalement
consulter les articles techniques suivants:
4 - "An experimental distributed switching system to handle bursty
computer trafic, par W.D. Farmer et autres, publie dans les
compte-rendus "ACM Symposium on Data Comm. 1969", pp.
1-18,
5 - "A loop network for simultaneous transmission of variable
-length messages", par C.C. Reames et autres, publie dans les
compte-rendus du "2nd Annula Symposium Architecture 1975", pp.
7-12.
Un objet de la presente invention consiste a prevoir un systeme de
transmission et de commutation pour reseau local a structure de
distribution en boucle et a mode de transmission par paquets, dans
lequel un incident de boucle n'entraine que de faibles perturbations
du service.
Suivant une caracteristique de l'invention, il est prevu untel
systeme, dans lequel la structure de distribution en boucle comprend
des stations de raccordement reliees entre elles par deux boucles
paralleles dont les sens de transmission sont inverses l'un par
rapport a l'autre, chaque station de raccordement etant reliee a un ou
une pluralite de terminaux, par l'intermediaire d'un multiplex, chaque
station de communication comprenant des moyens de commutation pour
inserer les paquets d'une communication provenant d'un de ses
terminaux sur une des deux boucles et vice versa pour delivrer a un de
ses terminaux les paquets d'une communication destines audit terminal
et provenant de l'une des deux boucles ou encore pour retransmettre
vers la station de raccordement suivante, dans le sens de la boucle
concernee, tout paquet non exclusivement destine a un de ses
terminaux, chaque station de raccordement comprenant encore des moyens
pour, a l'etablissement d'une communication, affecter une des boucles
a l'acheminement des paquets de la communication ou connaitre
l'affectation d'une des boucles a l'acheminement des paquets d'une
communication destinee a un de ses terminaux.
Suivant une autre caracteristique, chaque paquet destine a un seul
terminal comporte un en-tete compose d'un seul mot contenant une
adresse reconnaissable par la station de raccordement reliee au
terminal concerne et chaque paquet destine a n terminaux comporte un
en-tete compose d'une suite de (n+l) mots, dont le premier mot
contient l'adresse de la station de raccordement inserant le paquet
sur la boucle concernee, les mots suivant de l'en-tete contenant des
adresses reconnaissables par les stations de raccordement reliees aux
terminaux concernes, dans chacun des n premiers mots de I'en-tete
l'element binaire de rang k, hors des elements binaires d'adresse,
ayant la valeur 1 (ou 0) tandis que dans le dernier mot de l'en-tete,
ledit element binaire de rang k a la valeur O (ou 1), comme dans le
cas d'un en-tete a un seul mot.
Suivant une autre caracteristique, une des stations de raccordement
comporte des moyens pour modifier la valeur d'un element binaire de
rang i, hors des elements binaires d'adresse, plans le premier mot de
chaque en-tete de paquet provenant d'une boucle, une premiere fois, et
a retransmettre vers la station de raccordement suivante, dans le sens
de la boucle concernee, et des moyens pour detruire tout paquet
incident dont la valeur de l'element binaire de rang i a deja ete
modifiee.
Dans un exemple prefere de realisation du systeme suivant l'invention,
le code de transmission utilise a l'interieur des paquets est le code
Manchester et le signal d'intervalle entre les paquets ou "blanc de
transmission" sont transmis sous forme de successions d'intervalles
elementaires arranges en pseudo-octets, avec une seule transition au
milieu de l'octet. Par ailleurs, les emetteurs transmettant vers les
troncons de boucle ou vers les terminaux fonctionnent en mode
plesiochrone. Ce choix implique la presence de dispositifs
d'adaptation de debit entre les parties reception et emission montees
aux bouts de chaque troncon ou ligne.
Au niveau "mot", ces dispositifs d'adaptation assurent un
fonctionnement correct des organes intermediaires entre les circuits
electroniques de reception et d'emission, pendant la duree d'un
paquet. A cet effet, la tolerance sur l'ecart relatif des horloges est
par exemple de plus ou moins
Le fonctionnement en mode plesiochrone peut entrainer une accumulation
d'informations si une horloge emission est plus lente que l'horloge
reception suivante sur une boucle, ou la formation de trous
d'information dans le cas contraire.
Suivant une caracteristique de l'invention, chaque station de
raccordement du systeme comprend des premiers moyens pour assurer un
intervalle d'une premiere duree predeterminee entre deux paquets
consecutifs recus d'un troncon de boucle et emis vers le troncon
suivant de la boucle et des seconds moyens pour assurer un intervalle
d'une seconde duree predeterminee, plus longue que la premiere duree
predeterminee, entre un paquet recu d'une ligne de terminal, puis
transmis sur un troncon de boucle, et le paquet suivant transmis sur
le meme troncon.
Suivant une autre caracteristique, la seconde duree predeterminee est
egale au double de la premiere.
Les caracteristiques de l'invention mentionnees ci-dessus, ainsi que
d'autres, apparaitront plus clairement a l lecture de la description
suivante d'un exemple de realisation, ladite description etant faite
en relation avec les dessins joints, parmi lesquels: la Fig. 1 est un
schema d'un reseau de communications en boucle suivant l'invention, la
Fig. 2 est un schema illustrant le mode de fonctionnement du reseau de
la Fig. 1 en cas de defauts, la Fig. 3 est un schema simplifie
illustrant la structure d'une station de raccordement du reseau de la
Fig. 1, les Fig. 4a et 4b sont des diagrammes illustrant des
structures de paquets transmis par le reseau de la Fig. 1, les Figs. 5
et 6a a 6d sont des diagrammes de temps illustrant la modulation
utilisee pour la transmission du paquet de la Fig. 4, la Fig. 7 est un
schema d'un codeur Manchester utilise pour obtenir la modulation
illustree aux Figs. 5 et 6c, la Fig. 8 est un schema d'un decodeur
Manchester utilise pour demoduler la modulation introduite par le
codeur de la Fig. 7, les Figs. 9a a 9g sont des diagrammes de temps
illustrant le fonctionnement du decodeur de la Fig. 8, les Figs. 10 a
et 10 b, assemblees comme l'indique la Fig. 10 c, forment le
bloc-diagramme d'une station de raccordement montree a la Fig. 3, la
Fig. 11 est un tableau indiquant les affectations des seize temps
elementaires de chaque trame dans la station de la Fig. 10, les Fig.
12 et 13, assemblees comme l'indique la Fig. 14, forment le schema
d'un recepteur de paquets de boucle de la station de la Fig. 10, les
Figs. 15a et 15b sont des diagrammes illustrant le fonctionnement du
detecteur de presence de paquet du recepteur des Figs. 12 et 13, les
Figs. 16a a 160 sont des formes d'onde illustrant le fonctionnement du
circuit d'aiguillage du recepteur de paquets de boucle des Figs. 12 et
13, la Fig. 17 est le schema d'un circuit de controle de longueur de
paquets du recepteur de paquets de boucle, la Fig. 18 est le schema du
circuit logique du recepteur de paquet de boucle d'une station
fonctionnant en station pilote, les Figs. 19 et 20, assemblees comme
l'indique la Fig. 21, forment le schema d'un recepteur de paquet
d'abonne, les Figs. 22 et 23, assemblees comme l'indique la Fig. 24,
forment le schema d'une logique de commande de memoire de paquets, la
Fig. 25 est un diagramme illustrant la structure des files de la
memoire M1 de la Fig. 23, ainsi que les operations effectuees dans le
circuit de codage, la Fig. 26 est le schema d'un emetteur de paquet de
boucle, les Fig. 27a a 27n sont des diagrammes de temps illustrant le
fonctionnement du circuit de la Fig. 26, et la Fig. 28 est le schema
d'un emetteur de paquet d'abonne.
Dans le reseau de communications de la Fig. 1, quatre stations de
raccordement S1 a S4 sont reliees par deux boucles B1 et B2 de sens de
transmission opposes. La boucle B1 comprend le troncon bll
transmettant de S1 vers S2, le troncon bl2 transmettant de S2 vers
S3,... et le troncon b14 transmettant de S4 vers S1. La boucle B2
comprend le troncon b24 transmettant de S4 vers S3, le troncon b23
transmettant de 53 vers S2,... et le troncon b21 transmettant de S1
vers S4. La longueur des boucles B1 et B2 est, par exemple de l'ordre
de 10 km.En pratique les troncons bl a b14 et b24 a b21 sont des voies
de transmission ayant une largeur de bande correspondant au debit de
transmission en bande de base et pouvant utiliser des supports
materiels quelconques, tels que des cables coaxiaux, des fibres
optiques, etc.
Chaque station de raccordement d'abonnes S1 a S4 est, de plus, reliee
par des liaisons bidirectionnelles, soit a des terminaux d'abonnes,
soit au reseau general de transmission. Ainsi, a titre d'exemple, la
station S1 est reliee directement a un abonne Al par une ligne 11, la
station S2 est reliee a trois abonnes A2.1 A A2.3 par un canal
multiplex 12, la station S3 est reliee a trois abonnes
A3.1 A A3.2 par un bus 13 et la station S4 est reliee a un reseau
general par la ligne 14.
A titre d'exemple, dans le reseau de la Fig. 1, les boucles B1 et B2
ont chacune un debit de 140 Mbit/s et les lignes 11 a 14 un debit de
35 Mbit/s. Bien entendu, le reseau a quatre stations de la
Fig. 1 n'est qu'un exemple de realisation. En pratique, un reseau
suivant l'invention peut comprendre plus de quatre stations et les
debits des lignes peuvent etre plus eleves ainsi que les debits des
boucles. Il n'y pas de correlation directe entre le fait que l'exem-
ple de realisation decrit comprend quatre stations et le fait que,
pour illustrer le fonctionnement, on a choisi un debit de boucle
quatre fois superieur a celui des lignes.
Dans le reseau de la Fig. 1, les informations sont transmises par
paquets de longueur variable. Les communications y sont etablies
suivant le principe du circuit virtuel, bien connu dans le domaine de
la commutation par paquets.
Chaque station S1 a S4 assure la regeneration des paquets inci dents
provenant soit des boucles, soit des abonnes. En fonction du contenu
de I'en-tte de chaque paquet, chaque station transfere, suivant le
circuit virtuel choisi pour la communication, le paquet provenant
d'une boucle B1 ou B2 soit vers le troncon suivant de la meme boucle,
soit vers un abonne desservi par la station, soit vers les deux, ou
encore elle detruit le paquet, ou si le paquet provient d'un abonne,
elle le transfere soit vers une boucle ou l'autre, soit vers un autre
abonne qu'elle dessert.
Pour remplir ces fonctions, chaque station comporte des moyens
d'emission et de reception de paquets, des memoires dans lesquelles
des files d'attente sont organisees et un microprocesseur assurant la
gestion des moyens de la station et selectant un nouveau circuit
virtuel pour tout nouvel appel entrant.
Comme le montre la Fig. 2, si la boucle B1 est perturbee en un point,
tel que A sur le troncon bl1, les paquets destines a la station 52 par
la station S1 peuvent etre encore achemines, par la boucle B2, a
travers les stations S4 et S3. Donc, toutes les communications sont
encore possibles, a ceci pres que le trafic anterieurement achemine
par la boucle B1 entre S1 et S2 l'est alors par la boucle B2 qui subit
une surcharge.Si, apres la coupure en A sur B1, il se produit une
coupure en D sur la boucle B2, par exemple sur le troncon b24,
certaines communications, telles que S1 vers S2 ne sont plus
possibles, mais d'autres le demeurent. D'autres cas de defauts sont
possibles. Bien entendu, les stations sont egalement pourvues de
moyens de detection des defauts survenant sur les tron cons dont elles
sont le point d'arrivee. Elles comportent egalement des moyens
generateurs de message de service qu'elles transmettent sur la boucle
saine pour donner a chacune des autres stations l'identification du
troncon en defaut.Les stations comprennent des moyens de selection
d'acheminement. En l'absence de reception de message de defaut, un
critere de choix simple pour les moyens de selection d'acheminement
consiste a repartir alternativement les paquets provenant de leurs
abonnes sur les deux boucles. En cas de reception de message de
defaut, les moyens d'acheminement de chaque station reconfigurent le
trafic en fonction de la localisation de chaque defaut.
Le reseau de la Fig. 1 fonctionne en mode plesiochrone, avec
independance totale des deux boucles B1 et 32. Ainsi, chaque station,
telle que la station S1, montree a la Fig. 3, comprend deux
oscillateurs independants OH1 et OH2 qui fournissent, entre autres,
les rythmes H1 et H2 a 140 MHz destines a leurs parties emissions El
et
E2, transmettant respectivement vers les boucles B1 et B2, et un
oscillateur OH3 qui fournit le rythme H3 a 35 MHz a sa partie emission
E3 vers la voie sortante d'abonne. La voie entrante d'abonne a son
rythme H4 pilote par un oscillateur independant OH4.
On verra dans la suite comment le fonctionnement correct des organes
intermediaires de chaque station est assure entre les circuits de
reception R1, R2 et R3, recevant respectivement des paquets des
boucles B1 et B2 et de la liaison 11, et fonctionnant aux rythmes
H'1, H'2 et H4 et les circuits d'emission fonctionnant aux rythmes
H1, H2 et H3.
Le code de transmission utilise dans le reseau de la Fig. 1 est du
type Manchester ou code biphase, qui presente l'interet d'engendrer
une transition au milieu de chaque element binaire et permet ainsi une
recuperation d'horloge instantanee par des circuits logiques, en
evitant l'utilisation de circuits oscillants LC.
Les paquets transportes par le reseau de la Fig. 1 peuvent etre
composes d'un nombre d'octets variables jusqu'a, par exemple, un
maximum de 128. Chaque paquet, Fig. 4, se compose d'un en-tete,
indiquant l'acheminement dans le reseau, et d'un champ de donnees.
Deux paquets consecutifs sont separes par des "blancs de transmission
On a montre a la Fig. 4a un paquet de communication point a point
transmis sur une boucle B1 ou B2. Ce paquet comprend un en-tete, forme
d'un mot de deux octets, suivi d'un champ de donnees de 126 octets au
maximum.Cet en-tete comprend,un premier element binaire de debut de
paquet qui est egal a "1" pour assurer la transition avec le blanc de
transmission au milieu d'un temps elementaire, un second element
binaire dit de supervision qui est mis a "1" chaque fois qu'un paquet
traverse une station choisie comme station pilote parmi les stations
S1 a S4, un champ d'adresse forme de 13 elements binaires suivants,
dont les dix premiers definissent differents types de communications,
que l'on verra en detail dans la suite, et les trois derniers
identifient le terminal ou abonne e destinataire, et, enfin, un 16
element -binaire dit d'extension d'en-tete qui, dans l'exemple de la
Fig. 4a, est a "O".
On a montre a la Fig. 4b un paquet de communication de conference. Ce
paquet comprend un en-tete forme d'autant de mots de deux octets que
d'abonnes destinataires, plus un, soit (n+1) mots s'il y a n
destinataires. Le premier mot Ml comprend le premier element binaire
de debut de paquet, donc egal a "1", l'element binaire de supervision,
le champ d'adresse de 13 elements binaires qui identifie le service et
la station emettant le paquet, et le 16e element binaire d'extension
d'en-tete qui ici est egal a "1". Dans le second mot M2, les deux
premiers elements binaires sont arbitraires, le champ d'adresse de 13
elements binaires identifie le service et un destinataire, et le 16e
element binaire d'extension d'en-tete est encore egal a "1". Les mots
M3 a Mn ne different du mot M2 que par le contenu de l'adresse du
destinataire.Le mot M(n+l) differe du mot
M2, d'une part, par le contenu de l'adresse du destinataire et,
d'autre part, par la valeur de l'element binaire d'extension d'entete
qui est egale a "O", indiquant ainsi que le mot M(n+l) est suivi du
champ de donnees.
Les differents types de communications qui sont definis par les dix
premiers elements binaires du champ d'adresse sont des communications
abonne vers abonne(s) pour lesquelles ces dix elements binaires
forment une adresse du type Ada, des communications de service pour
lesquelles ils forment une adresse du type Adn, des communications de
diffusion pour lesquelles ils forment une adresse du type Add et des
communications de voisinage, telles que par exemple des communications
de proche en proche entre processeurs, pour lesquelles ils forment une
adresse du type Adv.
On va d'abord considerer le cas d'une communication point a point, par
exemple entre le terminal Al de la station S1 et le terminal A3.1 de
la station S3, et, en particulier, son etablissement. Comme dans
l'etablissement d'une communication telephonique classique, le
terminal Al adresse un message de numerotation avec une adresse Adm a
la station S1, c'est a dire plus precisement a son microprocesseur,
qui constitue son circuit' de commande, le message de numerotation
contenant le numero d'appel du terminal A3.1. Le circuit de commande
de S1, ayant consulte une table de routage selecte une des boucles B1
ou B2, soit B1, pour adresser un message de service a adresse Adm au
circuit de commande de la station S3.La station S3, si le terminal
A3.1 est libre, lui adresse un message de sonnerie. On suppose que le
terminal A3.1 repond a la station S3 par un message approprie,
toujours a adresse Adm. La station S3 adresse alors, par une des
boucles, un message de service a adresse Adm a la station S1 lui
indiquant que le terminal A3.1 est "decroche". La station S1 adresse
au terminal Al un message d'invitation a transmettre, avec l'adresse
Ada a utiliser. La communication est alors etablie et l'abonne Al est
autorise a emettre des paquets en direction de A3.1.
Si la communication est bidirectionnelle, l'adresse Ada a utiliser
dans l'autre sens se trouve dans le corps du message envoye par Al.
Bien entendu, les adresses Adm utilises pour les messages de service
envoyes de S1 vers S3 par la boucle B1 doivent entrainer dans la
station S2 un passage en transit du message vers la station S3.
Autrement dit, la station S2 ne doit pas reconnaitre ces adresses Adm
et aiguiller les paquets de boucle vers le troncon b13 tandis que la
station S3 doit les reconnaitre et les extraire de la boucle, c'est a
aire ne pas les transmettre vers b14, mais vers son microprocesseur.
Il en est de meme des adresses Ada, mais dans ce cas les paquets
extraits de la boucle doivent etre transmis au terminal designe par le
champ d'adresse complet.
Pour effectuer ces operations, dans chaque station sont prevus, pour
chaque paquet de boucle recu, trois etats d'aiguillage, soit l'etat TR
pour le transit, l'etat MI pour l'envoi au circuit de commande et AB
pour l'envoi a un terminal. Comme on le verra dans la suite, certains
de ces etats peuvent exister simultanement.
Comme il l'a ete indique plus haut, dans les paquets de communication
en conference, la valeur de I'elementbinaire S d'extension d'en-tete
intervient egalement.
Le tableau suivant resume les etats d'aiguillage TR, MI et AB d'une
station, a la reception d'un paquet, en fonction des adresses que peut
contenir ce paquet, l'etat TR+ indiquant que le paquet est aiguille
vers la suite de la boucle, ce qui se definit encore par la fonction
transit, et l'etat TR indiquant l'inverse, l'etat MI+ indiquant qu'il
est aiguille vers le circuit de commande, etc.
Tableau
Examen du ler Ada Adm Add Adv autres mot du paquet
TR TR TR+ TR TR+
S = O MI MI+ MI MI+ MI+ MI ou
AB AB AB+ AB AB AB
TR TR TR+
S = 1 MI MI MI
AB AB AB
Dans le cas S = 1 et autres, la station est en presence d'un adressage
multiple dont elle n'est pas l'expeditri ce. Cette situation suppose
l'examen des mots d'adressage suivants. Quand la station reconnait une
adresse Ada ou
Adm dans la liste d'adresses, elle modifie alors l'aiguil lage qui
devient TR+, MI, AB ou TR+, MI+, AB-, respecti vement.
Par definition, dans le code Manchester, chaque symbole binaire 1 ou O
de duree T est transforme, comme l'indique la Fig. 5, en une suite de
deux symboles successifs de duree T/2 par la transformation suivante:
1 = 10 et O = 01
La Fig. 6a symbolise le rythme des elements binaires a coder qui sont
ranges par octets de duree 8T. La Fig. 6bRrepresente un exemple de
d'information binaire a coder. La Fig. 6c represente les signaux
d'horloge de periode T utilises pour coder le signal de la
Fig. 6b. La Fig. 6d represente le signal code qui est transmis.
Enfin, la Fig. 6e represente un signal d'espace elementaire de "blanc
de transmission" qui est transmis entre deux paquets consecutifs. Le
signal elementaire de la Fig. 6e est suppose immediatement suivi d'un
en-tete de paquet.
La Fig. 7 est le schema classique d'un codeur de code Manchester qui
se compose d'un additionneur modulo 2, sous la forme d'une porte
OU-exclusif 10 dont une entree 11 recoit le signal binaire a coder,
dont l'autre entree 12 recoit le signal d'horloge de periode T et dont
la sortie delivre le signal code.
La Fig. 8 un decodeur de code Manchester qui delivre le signal decode
ainsi que l'horloge H' recuperee. Il comprend un amplificateur 13 dont
l'entree recoit le signal code et qui comporte une sortie directe et
une sortie inversee. La sortie directe de l'amplificateur 13 est
reliee, d'une part, a l'entree d'horloge d'une bascule 14 et, d'autre
part, a entree d'un circuit a retard 15. La sortie inversee de
l'amplificateur 13 est reliee a l'entree d'horloge d'une bascule 16.
La sortie Q14 de la bascule 14 est reliee, d'une part, a une entree
d'une porte OU 17 et, d'autre part, a l'entree d'un circuit a retard
18 dont la sortie est reliee a l'entree de remise a zero CL de la
bascule 14. La sortie Q14 de la bascule 14 est reliee a l'entree d'un
circuit a retard 19 dont la sortie est reliee a l'entree de signal de
la bascule 16.La sortie Q16 de la bascule 16 est reliee, d'une part, a
la seconde entree de la porte OU 17 et, d'autre part, a l'entree d'un
circuit a retard 20 dont la sortie est reliee a l'entree CL de la
bascule 16. La sortie Q16 de la bascule 16 est reliee a l'entree d'un
circuit a retard 21 dont la sortie est reliee a l'entree de signal de
la bascule 14. La sortie de la porte OU 17 est reliee a l'entree
d'horloge d'une bascule 22 dont l'entree de signal est reliee a la
sortie du circuit a retard 15 et dont la sortie Q22 delivre le signal
decode, c'est a dire le signal binaire d'origine. Les constantes de
temps des circuits 18 et 20 sont tous deux egaux a T1, celles des
circuits 19 et 21 sont tous deux egaux a
T2 et celle du circuit 15 est egale a T3. Dans la suite, en relation
avec la Fig. 12, on considerera que la bascule 22 est la premiere du
registre 29.
Si l'on considere le debit de 140 Mbit/s sur les boucles B1 et
B2, chaque periode du signal vaut 7 ns. Donc, dans ce signal, les
etats "O" ou "1" durent 7 ns ou 3,5 ns. On pourrait montrer que, pour
faire fonctionner le decodeur de la Fig. 8, on doit choisir la
constante de temps T1 de l'ordre de 1,15 ns, celle de T2 de tordre de
1,25 ns et celle de T3 de l'ordre de 3,5 ns. Ces valeurs sont valables
si la logique est realisee a partir de l'ECLlOOK.
Pour decrire le fonctionnement du decodeur de la Fig 8, on se referera
egalement aux formes d'onde des Figs. 9a a 9g. La bascule 14 travaille
sur les transitions positives du signal code recu et transmis par la
sortie directe de l'amplificateur 13, ce signal etant montre a la Fig.
9a et se trouve par hasard etre le complement du signal 6d. La bascule
16 travaille sur les transitions positives du signal delivre par la
sortie inverse de 13, c'est a dire sur les transitions negatives du
signal recu. A la premiere transition negative du signal, la sortie
Q16 recopie le signal applique a son entree
D et qui est suppose initialement a 1. Puis, au bout du temps T1, la
sortie Q16 est remise a zero par son entree CL. Au temps elementaire
suivant, la transition est positive et l'on retrouve le fonctionnement
ci-dessus pour la bascule 14.En pratique, il ne faut pas que la
bascule 14 fonctionne sur les transitions positives survenant entre
deux temps elementaires, comme cela est illustre par le trait
interrompu P de la Fig. 9a, ni que la bascule 16 fonctionne sur les
transitions negatives survenant aussi entre deux temps elementaires,
comme indique en N a la Fig.9d. C'est pourquoi les signaux issus des
sorties Q14 et Q16 sont respectivement utilises avec le retard T2
comme signaux d'entree D dans les bascules 16 et 14. Les Figs. 9c et
9e representent ces signaux issus de Q14 et Q16. Il apparait bien que
les niveaux bas de ces signaux aux instants P et N empechent les faux
declenchements des bascules.
Comme le montre la Fig. 9f, la porte OU 17 effectuant la reunion des
signaux Q14 et Q16 delivre l'horloge recuperee H'. Les circuits 18 et
20 definissent la largeur des impulsions d'horloge H'.
La bascule 22 travaille donc au rythme de l'horloge recuperee
H' tandis qu'elle recoit a son entree D le signal recu retarde de T3,
ce retard permettant de compenser le retard apporte par 14 et 16 dans
la production du signal H' et d'ajuster la phase des transitions
significatives du signal recu par rapport a l'horloge H'. Comme on
peut le constater en examinant les signaux des Figs. 9f et 9g, la
sortie Q22 delivre le signal binaire d'origine dont les valeurs
binaires sont indiquees au-dessous de la courbe de la Fig. 9g.
Les Figs. 10a et lOb montrent plus en detail qu'a la Fig. 3 les
elements fonctionnels de la station de raccordement Sl, les autres
stations ayant une structure identique. On y retrouve les circuits
d'emission de paquets de boucle El et E2, les circuits recepteurs de
paquets de boucle R1 et R2, le circuit d'emission de paquets d'abonne
E3 et le circuit de reception de paquet d'abonne R3. La station est
completee par un microprocesseur M, deux memoires M1 et M2, et deux
unites logiques de files de memoire L1 et L2. Chaque memoire M1 ou M2
est arrangee en files ft, faa, fam, fmb, fma, fbm, fab et fba.La
memoire M1 et l'unite L1 sont associees au circuit d'emission El
tandis que la memoire M2 et l'unite E2 sont associees au circuit
d'emission E2. De plus, l'oscillateur OH1, associe a El, alimente une
horloge H1 tandis que I'oscillateur OH2, associe a E2, alimente une
horloge H2. Enfin, l'oscillateur OH3, associe a E3, alimente une
horloge H3.
A l'interieur de chaque circuit de la station, les transferts de
paquets se font par mots paralleles de 16 elements binaires, soit deux
octets chacun. Par ailleurs, bien que non representee aux Figs. lOa et
lOb, chaque circuit L1 ou L2 dispose d'une base de temps, alimentee
respectivement par H1 ou H2, capable de delivrer seize temps
elementaires distincts tO a t15 qui definissent une trame de seize
temps elementaires qui correspond a l'intervalle de temps d'emission
ou de reception serie de deux octets d'un paquet d'abonne ou a quatre
emissions ou receptions serie de deux octets d'un paquet de boucle.
Le tableau de la Fig. 11 indique les affectations des seize temps
elementaires aux diverses operations a effectuer. Les temps tO, t4, t8
et t12 sont affectes aux sorties de paquets des files ft, fmb, et fab;
les temps t3, t7, tll et t15 sont affectes aux entrees'de paquets de
boucle dans la file ft; les temps t2, t6, tlO et t14 sont affectes aux
receptions de paquets de boucle dans les files fba ou fbm; le temps tl
est affecte a la reception d'un paquet d'abonne dans la file fab ou
dans la file fam; le temps t5 est affecte au transfert d'un paquet
d'abonne dans la file faa; le temps t9 est affecte a la sortie d'un
mot de paquet d'abonne de la file fam ou d'un mot de paquet de boucle
de la file fbm ou l'ecriture d'un mot de microprocesseur dans la file
fma ou dans la file fmb; et le temps t13 est affecte a la lecture d'un
mot de paquet d'abonne de la file faa ou de la file fma ou encore de
la file fba. En pratique, la base de temps
BT delivre, a chaque temps elementaire, quatre creneaux de temps hO,
hl, h2 et h3. La designation du temps elementaire est suivie de celle
du creneau quand cela est necessaire. Ainsi, tOh3 signifie le
troisieme creneau du temps elementaire tO.
De plus, pour la commodite de la description, on a definit quatre
temps elementaires t*O, t*l, t*2 et t*3, qui sont definis par les
equations logiques suivantes: t+O = tO + t4 + t8 + t12 t*l = tl + t5 +
t9 + 13 t*2 = t2 + t6 + t10 + t14 t*3 = t3 + t7 + tll + t15
La convention de designation des creneaux mentionnees ci-dessus est
egalement valable pour les temps t+O a t+3.
Comme a certains temps elementaires peuvent correspondre plusieurs
operations, la selection entre ces diverses operations est effectuee
par l'organe de commande de la station constitue par le
microprocesseur M, en ce qui concerne les echanges avec le
microprocesseur M, et par l'unite logique L1 ou L2 concernee, en ce
qui concerne les autres echanges.
Dans la pratique, les temps elementaires tO a t15 sont utilises pour
effectuer des transferts a debits lents, ce qui est le cas en ce qui
concerne les echanges avec le microprocesseur M et, dans les logiques
de files L1 et L2, pour les echanges avec les circuits El a
E3 et R1 a R3. Les temps t*O a t*3 sont utilises pour effectuer des
transferts a debits rapides et les creneaux hO a h3 pour
echantillonner les informations.
Le circuit de reception de boucle R1 comprend un decodeur
Manchester DEC1, un convertisseur serie-parallele S/PI, un circuit de
synchronisation SYNC1 et un circuit d'aiguillage SW1. La sortie du
decodeur DEC1 est reliee a l'entree serie du convertisseur S/P1 dont
les sorties paralleles sont reliees aux entrees paralleles du circuit
SYNC1.
L'unite logique de files de memoire L1 comprend un circuit logique
d'adressage de file CAL1, un circuit MAl comprenant une memoire
d'adresse d'ecriture MAE et une memoire d'adresse de lecture MAL et un
circuit de codage d'adresse CAD1. La sortie du circuit de
synchronisation SYNC1 est reliee, d'une part, a l'entree du circuit
d'aiguillage SW1 et, d'autre part, a l'entree de donnees de la memoire
M1. La sortie du circuit SW1 est reliee a une entree du circuit
logique d'adressage de file CAL1 dont la sortie est reliee, d'une
part, a l'entree du circuit MAl et, d'autre part, a l'entree du
circuit CAD1.
La sortie du circuit de codage d'adresse CAD1 est reliee a l'entree
d'adresse de la memoire M1.
Le circuit d'emission El comprend un circuit de commande et de
selection d'emission CSE1, un convertisseur parallele-serie P/S1 et un
codeur Manchester COD1. Le circuit CSE1 a trois entrees de commande
reliees respectivement a une sortie de commande du circuit MA1 par un
fil PNVB1, a l'entree de donnees de la memoire M1 par un fil FPE et a
la sortie de donnees de la memoire M1 par un fil FPS, deux sortie de
commande reliees l'une a une entree du circuit CAL1 et l'autre a
l'entree de commande du codeur COD1. Le codeur COD1 a son entree de
donnees reliee par le convertisseur parallele-serie P/S1 a la sortie
de lecture de donnees de la memoire M1.
A la Fig. 10a, on a represente symboliquement dans la memoire M1 les
files ft a fba. La sortie de lecture de la memoire M1 est representee
symboliquement sous la forme de trois fils, chacun relie a plusieurs
files, dans le but d'illustrer un aspect du fonctionnement des files,
mais il est bien evident que la sortie de lecture de la memoire est
dans la realite reliee a un bus qui permet d'orienter les mots lus
dans les trois directions indiquees par les fils.
Les circuits R1, L1 et El sont associes a l'horloge H1 qui, par
l'intermediaire de la base de temps BT, non montree, assure le
multiplexage temporel des traitements dans SW1, L1 et COD1, et qui, en
particulier, assure le synchronisme avec elle-meme des mots delivres
par le circuit SYNC1.
Les structures des circuits R2, E2 et L2, ainsi que leurs
interconnexions, sont identiques a celles de R1, El et Ll, les
references des circuits qui les composent se distinguant de celles des
premiers par le suffixe 2 au lieu de 1. Il leur est egalement associe
l'horloge H2.
Le circuit de reception d'abonne R3 comprend un decodeur Manchester
DEC3, dont l'entree est reliee a la ligne 11, un convertisseur
serie-parallele S/P3, un circuit de synchronisation locale
SYNC3, un circuit d'aiguillage SW3, un circuit de selection d'horloge
SH et deux circuits de synchronisation SYNC3.1 et SYNC3.2, plus
tbQrloe H3. La sortie du decodeur DEC3 est reliee a l'entree serie du
convertisseur S/P3 dont la sortie est reliee, d'une part, a l'entree
du circuit SW3 et, d'autre part, a l'entree du circuit SYNC3. La
sortie du circuit SW3 est reliee d'une part, a l'entree de commande du
circuit de selection d'horloge SH et, d'autre part, avec la sortie du
circuit SYNC3 aux entrees des circuits SYNC3.1 et
SYNC3.2.Le circuit SH a deux sorties reliees respectivement aux
entrees d'activation des circuits SYNC3.1 et SYNC3.2.
L'horloge H3 a pour role de synchroniser les traitements dans les
circuits SYNC3, SW3 et SH. Les circuits SYNC3.1 et SYNC3.2 sont
respectivement reliees aux horloges H1 et H2. Le role du circuit de
selection SH est, en fonction de la destination vers une boucle ou
l'autre d'activer le circuit SYNC3.1 ou SYNC3.2 qui correspond a cette
boucle.
En pratique, il n'y a pas deux circuits SYNC3.1 et SYNC3.2, mais un
seul qui recoit le signal d'horloge de H1 ou de H2 suivant la
selection effectuee dans SH.
La sortie de SYNC3.1 est reliee, d'une part, a une entree du circuit
CAL1 et a l'entree de donnees de la memoire M1 de L1 tandis que la
sortie de SYNC3.2 est reliee a une entree du circuit CAL2 et a
l'entree de donnees de la memoire M2 de L2.
Le circuit d'emission E3 comprend un circuit de commande et de
selection CSE3, un convertisseur parallele-serie P/S3 et un codeur
Manchester COD3. Le circuit CSE3 a trois paires d'entrees de commande
reliees respectivement a des sorties correspondantes des circuits MAl
et MA2 par des fils PNVL3.1 et PNVL3.2, aux entrees de donnees des
memoires M1 et M2 par des fils FPE1 et FPE2, et aux sorties de donnees
des memoires M1 et M2 par des fils FPS1 et FPS2, une paire de sorties
de commande reliees respectivement a des entrees correspondantes des
circuits CAL1 et CAL2, et une sortie de commande reliee au codeur
COD3. Le codeur COD3 a son entree de donnees reliee par un
convertisseur parallele-serie P/S3 et un bus EDA aux sorties de
donnees des memoires M1 et M2. Le codeur COD3 delivre a la ligne 11 le
signal code.L'horloge H3 est egalement utilisee dans E3.
Le circuit de selection CSE3 permet de choisir, en fonction des
signaux transmis par les fils PNVL3.1 et PNVL3.2 et d'une logique de
priorite interne, la memoire M1 ou M2 dont un paquet va etre extrait
d'une des files faa, fma ou -fba pour etre transmis vers un terminal
relie a E3.
Le microprocesseur M a des entrees (sorties) de commande reliees a des
sorties (entrees) correspondantes des circuits MA1 et MA2, des acces
de donnees bidirectionnelles reliees aux sorties de lecture des
memoires M1 et M2, des sorties de commandes reliees a des entrees
correspondantes des circuits CAL1 et CAL2, des sorties de donnees
reliees aux entrees des memoires M1 et M2, ce qui lui permet
d'echanger des messages avec les boucles et ses terminaux, plus des
sorties de commandes vers les circuits aiguilleurs SW1, SW2 et SW3
pour y inserer des informations d'aiguillage des paquets
respectivement recus par El, E2 et E3.On notera aussi que le
microprocesseur M a un certain nombre de fils de sorties d'adresse AO
a A15 et des fils de decodage d'adresse mO a mlS dont les roles seront
decrits dans la suite.
Le schema du recepteur R1 est represente aux Figs. 12 et 13,
assemblees comme l'indique la Fig. 14. La sortie de signal 27 du
decodeur Manchester 23 est reliee a l'entree serie d'un registre a
decalage 29. La sortie horloge H'1 du decodeur 23 est reliee,d'une
part, a l'entree d'horloge du registre a decalage 29 et, d'autre part,
en parallele, a l'entree d'un circuit a retard 30, a l'entree D d'une
bascule 31 et a l'entree d'horloge d'un compteur 32. La sortie du
circuit a retard 30 est reliee, par un inverseur 33, a l'entree
d'horloge de la bascule 31. L'entree de remise a zero de la bascule 31
est reliee a la sortie Q34 d'une bascule 34 dont l'etat est commande
par les sorties mlO et mll du microprocesseur M.
Le registre 29 comporte seize etages et decoupe donc un paquet entrant
en mots de deux octets. L'ensemble constitue par la bascule 31, le
circuit a retard 30 et l'inverseur 33 forme un circuit de detection de
paquets 35. La Fig. 15a montre le signal transmis constitue par un
paquet represente symboliquement par un seul octet et precede par un
signal d'espace et suivi d'un signal d'espace. Les signaux d'espace
sont constitues par une amplitude au niveau O pendant quatre temps
elementaires suivis d'une amplitude au niveau 1 pendant quatre temps
elementaires. La Fig. 15b represente le signal obtenu a la sortie de
la porte OU 17 du decodeur de la-Fig. 8. I1 apparait qu'apres la fin
de l'octet d'information, le signal H'1 est a zero pendant la duree
d'un demi-octet Le retard du circuit 30 est egal a environ 0,6 T.Donc
le signal de sortie de l'inverseur 33 comporte une transition
sensiblement au milieu d'une impulsion Hrlw
Il en resulte que, pendant le paquet, la sortie Q31 de la bascule 31
est au niveau haut. Par contre, des la fin d'un paquet, le niveau de
H'1 est bas si bien que la sortie Q31 reste au niveau bas jusqu'au
debut d'un nouveau paquet. Autrement dit, le signal au niveau haut PP
de la sortie Q31 indique la presence d'un paquet.
La sortie Q31 de la bascule 31 est reliee a l'entree de commande de
chargement du compteur 32. Le compteur 32 est un compteur binaire a
quatre etages dont les entrees de chargement parallele des quatre
etages sont respectivement aux niveaux 0, 1, O et 1. La sortie du
dernier etage du compteur 32 est reliee, d'une part, a l'entree de
commande de transfert d'un registre a seize etages 36 et, d'autre
part, a l'entree d'horloge d'une bascule 37, par l'intermediaire d'un
inverseur 38. Par ailleurs, les entrees paralleles du registre 36 sont
reliees aux sorties paralleles du registre 29.
L'ensemble des deux registres 29 et 36 constitue, avec le compteur 32,
le convertisseur serie-parallele S/P1. En effet, la sortie du dernier
etage du compteur 32 change d'etat tous les seize temps elementaires
de l'horloge H'1, c'est a dire qu'elle fournit l'horloge
H'1/16. Ainsi, le transfert de 29 a 36 s'effectue mot par mot de seize
elements binaires. Le chargement a 1010 du compteur 32 par le signal
de la sortie Q31 correspond au retard par rapport a 1000 pour tenir
compte du temps de propagation et de detection de la presence paquet.
Une fois ainsi charge, le dernier etage change d'etat apres quatorze
coups d'horloge, ce qui correspond bien a l'entree de seize elements
binaires dans 29.
La bascule 37 a sa sortie Q37 reliee a l'entree de commande de
chargement d'un decompteur 40, son entree de signal D reliee a un
niveau 1 et son entree de remise a zero reliee a la sortie d'une porte
ET 41. Le decompteur 40 est un compteur binaire a quatre etages dont
l'entree d'horloge est reliee a la sortie de l'horloge locale
H1, ses entrees de chargement paralleles respectivement reliees aux
niveaux 1, la sortie de son dernier etage reliee a l'entree de
commande de transfert d'un registre 42 et sa sortie de debordement
reliee a une entree de la porte ET 41. La seconde entree de la porte
41 est reliee a la sortie Q31 de la bascule 31. Le registre 42
comporte 17 cellules. Les seize premieres entrees paralleles du
registre 42 sont reliees aux seize sorties paralleles du registre 36,
et la dix-septieme entree est reliee a la sortie d'une porte ET 43.
La porte ET 43 a sa premiere entree reliee a la sortie Q31 de la
bascule 31 et ea seconde entree reliee a la sortie d'un circuit de
detection 44 qui controle la longueur des paquets. Le circuit 44 sera
decrit plus en detail en relation avec la Fig. 17.
La bascule 37 est remise a zero par la sortie de la porte 41 quand il
n'y a pas de paquet present et quand le compteur 40 a deborde. La
sortie Q37 passe alors au niveau 1 ce qui bloque le compteur 40. Apres
le premier signal H1'/16, ce qui implique qu'un paquet est present et
que la sortie de la porte 41 est au niveau bas, le signal d'horloge
est applique a la bascule 37 dont la sortie Q37 change d'etat ce qui
debloque le compteur 40. Il apparait que le declenchement du
fonctionnement du compteur 40 est synchronise sur le signal H1'/16,
mais etant donne que sa valeur de chargement initial est 1111, on a
pour le signal de sortie H1/16 de son dernier etage un decalage de
huit temps binaires par rapport au signal H1'/16. Les horloges H1 et
H1' n'etant pas synchrones, ce decalage de huit elements binaires peut
varier au cours d'un paquet.Toutefois, les horloges du systeme sont
supposees suffisamment stables pour, vu la longueur limitee d'un
paquet a 128 octets et donc sa duree limitee, que le decalage ne
devienne pas superieur a deux ou trois temps elementaires en valeur
absolue. Ainsi, le signal H1/16 permet pratiquement de transferer un
mot du registre 36 au registre 42 au milieu de la reception du mot
suivant dans 29. Ainsi, l'ensemble constitue par la bascule 37, le
compteur 40, le registre 42 et la porte 41 forme un circuit de
synchronisation 45 qui permit de poursuivre le traitement du paquet
dans la station en utilisant l'horloge locale 111.
Le circuit de reception de boucle comprend encore un registre 46 a
dix-sept etages dont les dix-sept entrees paralleles sont reliees aux
dix-sept sorties paralleles du registre 42 et dont l'entree de
commande de transfert est reliee--a la sortie tO* de la base de temps
BT. Les dix-sept sorties du registre 46 sont reliees par la liaison
UE1 a l'entree de donnees de la memoire M1, Fig. 10.
L'ensemble des circuits 45 et 46 forment le circuit de synchronisation
SYNC1. A noter que l'on a fait figurer les sorties de la base de temps
BT qui fournissent les signaux tO*, t3* et tO*h3.
Par ailleurs, la sortie "2" du registre 46 est reliee a une entree
d'un circuit 65, les sorties "3" a "12" sont reliees aux dix premieres
entrees d'un circuit multiplexeur 47, la sortie "16" est reliee a une
entree d'une porte ET 48 et la sortie "17" est reliee, d'une part, a
l'entree d'une bascule 49 et, d'autre part, a une entree d'une porte
OU 50 dont l'autre entree est reliee a la sortie de la bascule 49.
L'entree d'horloge de la bascule 49 est reliee a la sortie de temps
tO* et fonctionne comme un circuit a retard.
Le multiplexeur 47 comporte dix autres entrees de signal Al a
A10, provenant du microprocesseur M, et une entree de commande reliee
aux sorties t3* et tO* par une porte OU non montree. On va d'abord
supposer que le multiplexeur transmet a sa sortie les dix elements
binaires recus du registre 46.
Les sorties du multiplexeur 47 sont reliees aux entrees d'adresse
d'une memoire RAM 51 qui a trois sorties st, sa et sm, et trois
entrees et, ea et em, plus une entree de selection d'ecriture-lecture
eel. L'entree eel reliee au microprocesseur M permet a ce dernier de
commuter la memoire 51 en ecriture ou en lecture. Les entrees et, ea
et em reliees au microprocesseur M permettent, en mode d'ecriture, au
microprocesseur d'ecrire dans la memoire de nouvelles adresses Ada,
Adn, etc., a reconnaitre dans la memoire a la suite d'etablissements
de nouvelles communications ou, au contraire, d'en supprimer a la
suite de liberations de communications. Dans la suite, on supposera
que la memoire 51 fonctionne en etat de lecture.
Les sorties st, sa et sm sont respectivement reliees aux trois
premieres entrees de trois portes ET 52, 53 et 54 dont les sorties
sont respectivement reliees aux entrees de signal de trois bascules
55, 56 et 57. L'entree d'autorisation de chargement de la bascule 55
est reliee a la sortie d'une porte ET 58. Les entrees d'autorisation
de chargement des bascules 56 et 57 sont reliees a la sortie d'une
porte ET 59. La porte ET 58 a trois entrees, l'une reliee a l'entree
de la bascule 49, la seconde a la sortie de la bascule 49 par un
inverseur 60, et la troisieme a une sortie tO*h3 de la base de temps.
La porte ET 59 a quatre entrees, l'une reliee a la sortie d'une porte
OU inverseuse 61, la seconde a la sortie Q62 d'une bascule 62, la
troisieme a la sortie de la porte OU 50 et la quatrieme a la sortie
tO*h3 de la base de temps.
La bascule 62 a son entree de signal reliee a la sortie de la porte ET
48, son entree d'horloge reliee a la sortie d'une porte ET 63 et son
entree d'initialisation reliee a la sortie de la porte OU 50 par un
inverseur 64. La sortie Q62 est encore reliee a une entree de la porte
ET 63 dont l'autre entree est reliee a la sortie t+3 de la base de
temps. La sortie de l'inverseur 64 est encore reliee aux entrees de
remise a zero des bascules 55 a 57.
La seconde entree de la porte ET 52 est reliee a la sortie d'un
circuit logique de supervision 65 dont le schema est donne a la Fig.
18. Les secondes entrees des portes 53 et 54 sont reliees, par un
inverseur 66 a la sortie d'un circuit logique 67 qui comporte trois
entrees, la premiere reliee a l'entree de la bascule 49, la seconde a
la sortie de l'inverseur 60 et la troisieme a la sortie "16" du
registre 46. Un autre circuit logique 68 comporte quatre entrees, la
premiere reliee a la sortie "16" du registre 46 par un inverseur 69,
la seconde reliee a l'entree de la bascule 49, la troisieme a la
sortie de l'inverseur 60 et la quatrieme a la sortie Q62. La sortie du
circuit 68 est reliee aux premieres entrees de deux portes ET 72 et
73.
Le circuit logique 65 est montre plus en detail a la Fig. 18.
Quand la station consideree n'est pas la station pilote la sortie du
circuit 65 vers la porte 52 est toujours au niveau haut. Dans le cas
contraire, le niveau de la sortie peut etre modifie comme on le verra
en relation avec la description de la Fig. 18.
Le circuit 67 effectue l'operation logique suivante:
X = PPD.PPD.S
Le circuit 68 effectue l'operation logique suivante:
Y = MS + (PPD.PPD.S)
La sortie de la bascule 55 est reliee, d'une part, a la seconde entree
de la porte 48 et, d'autre part, a une entree correspondante
RBB du circuit CAL1, Fig. 22, de l'unite L1. La sortie de la bascule
56 est reliee, d'une part, a la seconde entree de la porte ET 72 et,
d'autre part, a une entree de la porte OU 61. La sortie de la bascule
57 est reliee, d'une part, a la seconde entree de la porte ET 73 et,
d'autre part, a l'autre entree de la porte OU 61. Les sorties des
portes ET 72 et 73 sont respectivement reliees aux entrees correspon
dantes RBA et RBM du circuit CALI de l'unite L1.
Dans la suite, on designera l'ensemble des circuits 47 a 73 par le
circuit d'aiguillage SW1.
Les Figs. 16a a 160 illustrent le fonctionnement du circuit
d'aiguillage SW1. A la Fig. 16a, on a indique trois sucessions de
creneaux de temps t0} a t3, definis en relation avec la Fig. 11, et
correspondant aux trois premiers mots d'un paquet au moment de leurs
presences dans le registre 46, comme l'indique la Fig. 16b.
La Fig. 16c represente le signal PPD qui est delivre par le sortie
"17" du registre 46 et qui indique en passant au niveau haut la
presence d'un paquet. En fait, le signal PPD se deduit du signal
delivre par l'etage "17" du registre 42 dont l'etat depend de celui de
la sortie de la porte ET 43. On supposera dans la suite que la sortie
du circuit 44 est a "1" ce qui entrain que des que le signal
PP delivre par la sortie Q31 passe au niveau haut, la sortie de 43
passe a "1".
La Fig. 16d represente le signal PPD delivre par la bascule 49.
Comme le signal d'horloge de la bascule 49 est H1/16, le signal PPD
est retarde d'un mot par rapport au signal PPD et change donc d'etat a
la fin du premier mot. La coincidence de PPD et de PPD permet donc de
delimiter le premier mot d'un paquet.
La Fig. 16e illustre le signal de sortie de la porte 58 qui fait
enregistrer le signal de la sortie st de la memoire 51 dans la bascule
55. Les entrees de 58 etant PPD, PPD et l'instant t0*h3, le
positionnement de la bascule 55 a lieu au temps t3 du premier mot.
La Fig. 16f represente le signal de l'etage "16" du registre 46 au
niveau bas dans le premier mot d'un paquet, c'est a dire le signal
SU A "O", ce qui indique que le paquet est du type montre a la Fig.
4a.
La Fig. 16g represente le signal delivre par la sortie Q62. Au debut
de chaque paquet, la sortie de la porte OU 50 passe au niveau haut et
le reste pendant tout le paquet. Autrement dit, la porte-OU 50 delivre
le signal de presence de paquet PAQ. L'inverseur 64 fait initialement
passer la sortie Q62 au niveau haut et, par ailleurs, remet a zero les
bascules 55 a 57. L'entree de signal de la bascule 62 correspond a
l'etat de la sortie de la porte ET 48 dont les entrees portent les
signaux des Figs. 16e et 16f. Son entree d'horloge correspond a l'etat
de la sortie de la porte 63 dont une entree est reliee a Q62 et
l'autre a la sortie t3+. Donc, avec S = O, au debut du temps t3*, le
signal MS delivre par Q62 passe du niveau haut au niveau bas.
La Fig. 16h represente le signal de sortie du circuit 68, c'est a dire
l'inverse de S dans le premier mot, puis l'inverse de MS, donc -le
signal VA au niveau haut depuis le debut du paquet.
La Fig. 16i represente les instants ou les informations presentes dans
le registre 46 seront utilisees pour etre inscrites dans les files,
comme on le verra en relation avec la Fig. 23.
La Fig. 16j represente le signal de sortie de la porte 59 qui fait
enregistrer les signaux de sorties sa et sm de la memoire 51 dans les
bascules 56 et 57. Les entrees de 59 etant PAQ (sortie de la porte OU
50), MS, tO*h3 et la sortie de la porte OU inverseuse 61, le
positionnement des bascules 56 et 57 a lieu a chaque temps t3*; il
s'arrete des qu'un etat 1 est present sur la bascule 56 ou la bascule
57.
La Fig. 16k represente le signal de l'etage "16" du registre 46 au
niveau haut dans le premier mot du paquet, puis au niveau bas dans le
second, ce qui indique que le paquet est du type montre a la Fig.
4b.
La Fig. 161 represente le signal delivre par la sortie Q62 quand S est
a "1" dans le premier mot, puis a "O" dans le second. I1 apparait que
le signal MS reste au niveau haut pendant tout le premier mot, puis
dans le second mot passe au niveau bas au debut du temps t3*.
La Fig. 16m represente le signal de sortie VA du circuit 68, donc au
niveau bas dans le premier mot (inverse de S), puis au niveau haut a
partir du moment ou MS passe au niveau bas. Donc, quels que soient les
etats de sa et sm dans le premier mot, les signaux de sortie SA et SM
des bascules 56 et 57 ne peuvent franchir les portes 72 et 73.
Le signal VA a pour objet de ne laisser passer la commande
d'aiguillage, enregistree dans les bascules 56 et 57, qu'apres le
premier mot du paquet dans lequel S = O. En effet, sans cette
precaution, le message aiguille vers la file d'abonne ou du
microprocesseur comporterait des mots d'en-tete qui representent pour
les terminaux destinataires des informations inutiles.
Dans ce cas particulier, la reference du terminal se trouve dans un
mot d'adresse complementaire qui est le premier mot des donnees utiles
du paquet et les elements binaires 13 a 15 ne servent pas.
La Fig. i6n represente les instants ou les informations presentes dans
46 sont utilisees pour incription dans les files.
La Fig. 160 represente le signal de sortie de la porte 59 ne change
d'etat qu'au temps tO*h3 du second mot.
Le circuit 67 delivre un signal de niveau haut au cours du premier mot
quand S = 1. L'inverseur 66 applique alors un niveau bas aux portes ET
53 et 54, interdisant le chargement des bascules 56 et 57 par les
signaux des sorties sa et sm. Ainsi, dans la station qui a lance un
paquet du type de la Fig. 4b et qui a inscrit son adresse dans le
premier mot, la memoire 51 reconnait cette adresse en delivrant un
signal sa ou sm, mais les portes 53 et 54 sont fermees par le niveau
bas de la sortie de 66, si bien que l'aiguillage n'a pas lieu.
La bascule 55 qui enregistre l'ordre ST d'aiguillage de transit est
positionnee une seule fois lors du premier mot du paquet suivant la
valeur de la sortie st de 51, mais independamment de la valeur de
S.
Par contre, pour les bascules 56 et 57, plusieurs cas peuvent se
presenter.
Dans le cas du premier mot d'adresse:
- si S = O, il n'y a qu'un seul chargement des bascules,
- si S = 1 et si la station a emis le paquet, on a vu que les bascules
sont forcees a "O",
- si S = 1 et que la station n'a pas emis lb paquet, les adres ses des
mots suivants sont observees.
Dans le cas des mots d'en-tete suivants, si l'element binaire S du mot
precedent etait egal a "1" et si la bascule 55 a ete mise a l'etat
"1", ce qui implique que la station n'a pas emis le paquet, les
bascules 56 et 57 sont chargees suivant l'etat actuel des sorties sa
et sm de la memoire 51. Ainsi des qu'une adresse AdA ou AdM est
reconnue, l'une des bascules est chargee. La connaissance de la valeur
de l'element binaire S du mot precedent est connu par la valeur de la
sortie MS. De plus, les bascules 56 et 57 ne peuvent etre chargees que
si aucune des deux n'a ete anterieurement position nee a "1". Cette
condition evite la remise a zero des bascules par un mot d'adresse
suivant qui n'est evidemment pas reconnu.
Enfin, des que MS est au niveau bas, la porte 59 empeche tout
chargement des bascules 56 et 57, ce qui veut dire que les mots du
champ d'information suivant l'en-tete sont traites par la memoire 51,
mais que les sorties sa et sm ne peuvent plus influencer l'aiguille
lage. Des la fin du paquet, le signal PAQ de 50 change d'etat, ce qui
provoque la remise a zero des bascules 55 a 57, en preparant ainsi la
reception d'un nouveau paquet.
Le circuit de controle de longueur de paquet 44, Fig. t7, comprend un
compteur 70 dont l'entree de comptage est reliee a la sortie du
compteur 32 qui lui applique le signal d'horloge H1'/16 fonctionnant
au rythme de reception des mots. L'entree de remise a zero du compteur
70 est reliee a la sortie Q31 de la bascule 31, qui lui applique le
signal PP de debut de paquet. La sortie "64" du compteur 70 est reliee
par un inverseur 71 a la seconde entree de la porte ET 43 dont on
rappelle que la premiere entree recoit le signal de presence de paquet
PP. Par ailleurs la sortie "64" est encore reliee a une entree de
blocage du compteur 70. Au cours d'un paquet, le niveau du signal PP
est haut et le niveau de la sortie "64" de 70 est bas, ce qui se
traduit par un niveau haut applique par l'inverseur 71.Donc, la porte
43 applique en permanence un "1" au 17 etage du registre 42. Si le
paquet est inferieur a 128 octets, c'est a dire 64 mots, le signal PP
disparait des le dernier mot du paquet et la porte e 43 applique un
"O" au 17 etage du registre 42. Si le paquet recu est assez long pour
que la sortie "64" passe au niveau haut, la porte 43 applique des
l'octet suivant un "O" au registre 42.
Quand un paquet est trop long, le compteur 70 force a zero le 17e
element binaire de chaque mot au-dela de 64, ce qui entraine la e
destruction de ces mots. En effet, au premier mot dont le 17 element
binaire est un "O", la bascule 49 change d'etat et les bascules
d'aiguillage 55 a 57 sont remises a zero.
La sortie "64" du compteur 70 est encore reliee a une entree d'une
porte ET 76 dont la seconde entree est reliee par un inverseur 77 a
l'entree d'horloge H1'/16 et dont la sortie est reliee a l'entree
d'horloge d'une bascule 78. L'entree de signal de 78 est au niveau
haut et sa sortie Q78 est reliee au microprocesseur M.
Si un paquet est trop long de moins de huit elements binaires, le
signal d'horloge H1'/16 etant au niveau haut, la sortie de la porte 76
reste au niveau bas et aucune indication n'est envoyee au
microprocesseur M par la bascule 78. Par contre, apres huit elements
binaires en exces, le signal H1'/16 passe au niveau bas et les sorties
de 77 et 76 au niveau haut, ce qui provoque l'envoi d'un information
au microprocesseur M. Celui-ci peut l'utiliser a titre d'information
de supervision ou d'une autre maniere adequate.
Le circuit logique 65 du circuit d'aiguillage SW1 est montre a la Fig.
18. I1 comprend une bascule 79 dont l'etat est commande par le
microprocesseur M. La sortie Q79 est reliee, d'une part, a une entree
d'une porte ET 80 et, d'autre part, a une entree d'une porte
NON-ET 81. La seconde entree de la porte ET 80 est reliee a la sortie
de l'inverseur 60 qui lui applique le signal PPD et sa sortie est
relie a une entree d'une porte OU 82. L'autre entree de la porte
NON-ET 81 est reliee a la sortie "2", c'est a dire du 2e etage du
registre 46, cette sortie "2" etant egalement reliee a la seconde
entree de la porte OU 82. La sortie de la porte NON-ET 81 est reliee a
la seconde entree de la porte ET 52. La sortie de la porte OU 82 e est
reliee au 2 fil de la liaison UE1.
Quand la station n'est pas la station pilote, son microprocesseur M
met la bascule 79 a "O". Donc, la sortie Q79 est au niveau bas ce qui
entraine la sortie de la porte ET 80 au niveau bas et celle de la
porte NON-ET 81 au niveau haut. I1 en resulte que l'element binaire du
2e etage du registre 46 est transmis sans modification par la porte OU
82 vers la liaison UE1 et que l'etat de la bascule 55 depend
uniquement de celui de la sortie st de la memoire 51.
L'aiguillage se deroule comme on l'a decrit en relation avec les
Figs. 12 et 13.
Quand la station est la station pilote, son microprocesseur M met la
bascule 79 a "l't. Donc la sortie Q79 est au niveau haut. Par
ailleurs, jusqu'a la fin du premier mot de chaque paquet, comme on
peut le deduire de la Fig. 16d, le signal PPD est au niveau haut, donc
egalement la sortie de la porte ET 80. I1 en resulte qu'a chaque
premier mot, le 2e fil de la liaison UE1 est mis a "1" a travers la
porte OU 82. Par ailleurs, la premiere entree de la porte NON-ET 81
est a "1" en permanence.
Si la sortie "2" du registre 46 delivre un element binaire "O", le fil
correspondant de UE1 passe a l'etat "1", mais la sortie de la porte
NON-ET 81 ne change pas d'etat. L'etat de la bascule 55 ne depend que
de st, comme ci-dessus.
Si la sortie "2" de 46 est a "1", la sortie de la porte NON-ET passe
au niveau bas si bien que la bascule 55 ne peut plus etre mise au
travail. Il en resulte qu'un paquet, s'il n'est reconnu par aucune
station, est elimine au cours de son second tour de boucle. En effet,
a son premier passage par la station pilote, son element binaire de
supervision (le 2e dans l'en-tete) passe a "1" et, au passage suivant,
il ne peut plus etre aiguille vers la boucle par la bascule 55. Ainsi,
les paquets dont l'en-tete est entache d'erreur de transmission sont
detruits au second passage dans la station pilote. On evite ainsi une
cause d'encombrement de chaque boucle.
Le schema du recepteur R3 est represente dans les Fig. 19 et 20,
assemblees comme l'indique la Fig. 21. La sortie d'un decodeur
Manchester 83, dont l'entree est reliee a la ligne 11, est reliee a
l'entree serie d'un registre a decalage 85. La sortie H3' du decodeur
83 est reliee, en parallele, a l'entree d'horloge du registre a
decalage 85, a l'entree d'un circuit a retard 86 et a l'entree D d'une
bascule 87. La sortie du circuit a retard 86 est reliee, par un
inverseur 88, a l'entree d'horloge de la bascule 87. L'entree de
remise a zero de la bascule 87 est reliee a la sortie Q89 d'une
bascule 89 dont l'etat est commande par les sorties m3 et m4 du
microprocesseur M.
Le registre 85 comporte seize etages et decoupe un paquet entrant en
mots de deux octets. L'ensemble du decodeur 83, de la bascule 87, du
circuit a retard 86 et de l'inverseur 88 forme le circuit de detection
DEC3. Le fonctionnement du circuit DEC3 est le meme que celui du
circuit DEC1 qui a ete decrit en relation avec les
Fig. 12 et 13. On retiendra notamment que le signal au niveau haut PQ
de la sortie Q87 indique la presence d'un paquet.
La sortie Q87 est reliee -l'entree de validation d'un registre a huit
etages 91 dont la sortie serie est rebouclee, apres inversion, sur son
entree serie et qui donc fonctionne en diviseur par seize, qui est
initialement positionne sur la valeur 00111111 et qui comporte huit
sorties U1 a U8 respectivement activees dans cet ordre, chacune en
retard d'un temps elementaire par rapport a la precedente.
La sortie U8 est reliee, d'une part, a l'entree de commande de
transfert d'un registre a seize etages 92 et, d'autre part, a l'entree
d'horloge d'une bascule 93 par l'intermediaire d'un inverseur 94. Les
entrees paralleles du registre 92 sont reliees aux sorties paralleles
du registre 85.
L'ensemble des deux registres 85 et 92 constitue, avec le diviseur 91,
le convertisseur serie-parallele S/P3. En effet, la sortie
U8 du diviseur 91 change d'etat tous les seize temps elementaires de
l'horloge H3' et fournit donc l'horloge H3'/16. Ainsi, le transfert de
85 a 92 s'effectue mot par mot de seize elements binaires. Le
chargement initial a 00111111 du diviseur 91 permet une initialisation
correcte du transfert de 85 vers 92, compte tenu du retard de la
montee de 87 par rapport au chargement serie du registre 85.
Les seize sorties paralleles du registre 92 sont reliees aux entrees
paralleles des seize premiers etages d'un registre a dix-sept etages
96, mais de plus les sorties des etages "3" a "15" du registre 92 qui
portent les adresses sont reliees aux treize premieres entrees d'un
circuit multiplexeur 97. Le multiplexeur 97 comporte treize secondes
entrees similaires et une entree de commande reliee a la sortie U8 du
diviseur 91. Les treize secondes entrees de 97 sont reliees a des
sorties d'adresses du microprocesseur M. Celui-ci relie, a sa sortie,
le premier groupe d'entrees quand la sortie U8 est au niveau bas et le
second groupe d'entrees quand la sortie U8 est au niveau haut.
La sortie du multiplexeur 97, c'est a dire ses treize fils de sortie,
est reliee aux entrees d'adresse d'une memoire RAM 98 qui a quatre
sorties de donnees sa', sm', sb et sX, quatre entrees de donnees ea',
em', eb et eX, plus une entree d'ecriture-lecture eel', cette derniere
ayant un role similaire a l'entree correspondante de la memoire 47. Le
contenu de la memoire 98 est modifie par le microprocesseur M, par
l'intermediaire les entrees ea', em', eb et eY2, lors de
l'etablissement ou de la liberation de communications.
Dans la suite, on supposera que la memoire 98 fonctionne en etat de
lecture.
Le mot de quatre elements binaires delivre par les sorties sa', sm',
sb et sX est, a la fois, le mot de commande d'aiguillage et le mot de
selection d'horloge parmi les deux horloges H1 et H2 d'emission sur
les boucles B1 et B2, car l'aiguillage peut orienter vers les files de
la memoire M1 ou de la memoire M2, Fig. 10. Quand la sortie sb est au
niveau haut, il faut que la sortie sX constitue une information
complementaire indispensable. Quand l'une des sorties sa' ou sm' est
au niveau haut, l'information de la sortie s' n'est plus une
information de routage, mais une simple information arbitrairement
choisie par le microprocesseur.Les sorties sa', sm', sb et sY2 sont
reliees aux entrees paralleles d'un registre tampon a quatre etages 99
dont l'entree de transfert est reliee a la sortie U5 du diviseur 91.
L'ensemble des circuits 97, 98 et 99 forme le circuit
SW3.
Par ailleurs, la bascule 93 a sa sortie Q93 reliee a l'entree de
commande de remise a zero d'un decompteur 100, son entree D reliee a
un niveau haut et son entree de remise a zero reliee a la sortie d'une
porte ET 101. Le decompteur 100 est un diviseur par seize dont
l'entree d'horloge est reliee a la sortie d'une horloge locale H3*,
dont la sortie du dernier etage est reliee a l'entree de commande de
transfert du registre 96 et dont la sortie de debordement est reliee a
une entree de la porte ET 101. La seconde entree de la porte ET 101
est reliee a la sortie Q87 de la bascule 87.L'entree du 17e etage du
registre 96 est reliee a la sortie d'une porte ET 102 dont la premiere
entree est reliee a la sortie Q87 delivrant le signal de presence
paquet PQ et dont la seconde entree est reliee a un circuit de
controle de longueur de paquet 103, semblable au circuit 44. Celui-ci
a une entree reliee a Q87 pour recevoir le signal PQ, une entree
reliee la sortie U8 du diviseur 91 et une sortie ITm vers le
microprocesseur M. La structure du circuit 103 est la meme que celle
du circuit 44 montree a la Fig. 17 et son role est le meme.
L'ensemble des circuits 93, 94, 100, 101 et 96 forment le circuit
SYNC3.
Les sorties paralleles du registre 96 sont reliees aux entrees
paralleles d'un registre a dix-sept etages 104. Les sorties Sa', Sm'
et Sb du registre 99 sont reliees aux entrees d'une porte OU 105 dont
la sortie est reliee a la premiere entree d'une porte ET 106. La
sortie de la porte ET lp6 est reliee aux premieres entrees de deux
portes ET 107 et 108. La sortie SX du registre 99 est reliee
directement a la seconde entree de la porte ET 107 et a travers un
inverseur 109 a la seconde entree de la porte ET 108. Les sorties des
portes 107 et 108 sont respectivement reliees aux entrees D de deux
bascules 110 et 111.L'entree d'horloge de la bascule 110 est reliee a
la sortie ltOf, c'est a dire la sortie tO+ de la base de temps BT de
R1 tandis que l'entree d'horloge de la bascule 111 est reliee a la
sortie 2t0*, c'est a dire la sortie tO* de la base de temps BT de R2.
La sortie QllO est reliee a une entree d'une porte ET 112 dont l'autre
entree est reliee a la sortie de l'horloge H1 de R1 tandis que la
sortie Q111 est reliee a une entree d'une porte ET 113 dont l'autre
entree est reliee a la sortie de l'horloge H2 de R2. Les sorties des
portes 112 et 113 sont reliees aux entree d'une porte OU 114 dont la
sortie est reliee a l'entree de signal d'un compteur 115 monte en
diviseur par seize. Enfin, les sorties QllO et Qlll sont reliees aux
entrees d'une porte OU-inverseuse 116 dont la sortie est reliee a la
troisieme entree de la porte ET 106, la seconde entree de celle-ci
etant reliee a la sortie U6 du diviseur 91.L'ensemble des circuits 105
a 111 et la porte 116 constitue le circuit de selection
SH d'une horloge parmi les deux horloges H1 et H2 respectivement
affectees aux emissions vers ls boucles B1 et B2.
Les quatre sorties du registre 99 sont encore respectivement reliees
aux premieres entrees de quatre portes ET 117, dont une seule est
representee, les secondes entrees de ces portes 117 etant reliees a la
sortie du 17e etage du registre 96. Les sorties des portes ET 117 sont
reliees aux entrees paralleles d'un registre a quatre etages 118.
Comme on le verra ci-apres, la porte OU 114 delivre un signal
d'horloge HO qui est le signal H1 ou le signal H2. La sortie du
diviseur 115 delivre donc le signal H0/16. La sortie du diviseur 115
est, d'une part, reliee en parallele aux entrees de commande de
transfert des registres 104 et 118 et, d'autre part, a l'entree
d'horloge d'une bascule 119. La sortie du 17e etage du registre 104
est reliee, premierement, par un inverseur 120 a l'entree
d'autorisation de chargement du registre 118, deuxiemement, par un
inverseur 121 a une premiere entree d'une porte ET 122 et,
troisiemement, directement a l'entree D de la bascule 119. La sortie
Q119 de la bascule 119 est reliee, par un inverseur 123 a la seconde
entree de la porte ET 122. La troisieme entree de la porte ET 122 est
reliee par un inverseur 124.La sortie de la porte 122 est reliee, en
parallele aux entrees de remise a zero des bascules 110 et 111 et du
diviseur 115. La sortie Q89 de la bascule de remise a zero generale
est reliee aux entrees correspondantes de la bascule 119 et des
registres 96 et 104. e
Des que la sortie du 17 etage du registre 104 passe au niveau haut,
l'inverseur 120 applique un niveau bas a l'entree d'autorisation de
chargement du registre 118, ce qui a pour effet de conserver dans ce
registre 118 les informations d'aiguillage emises par la memoire 98 et
d'eviter que ce contenu ne soit perturbe par l'arrivee des mots
suivants du paquet. En effet, pour tous les mots du paquet, les
elements binaires "3" a "15" sont appliques aux entrees d'adresse de
la memoire 98 et il faut donc eviter qu'ils n'interferent dans
l'aiguillage. Le role des portes 117 est de forcer la remise a zero du
registre 118 a la fin du paquet et donc de supprimer toute indication
d'aiguillage. Ce forcage a zero est possible lorsque le 17e element
binaire du registre 96 passe au niveau bas.On verra egalement dans la
suite que la selection d'horloge H1 ou H2 est verrouillee pendant le
paquet.
Les sorties paralleles des registres 104 et 118 sont reliees aux
entrees correspondantes d'un jeu de vingt-et-un convertisseurs de
technologie TTL-ECL 125.
Le fonctionnement du recepteur R3 est le meme que celui du recepteur
de paquet de boucle R1 anterieurement decrit, en ce qui concerne la
detection des paquets par le circuit 90 et la generation du signal PQ
qui est au niveau pendant toute la duree de chaque paquet, en ce qui
concerne la conversion serie-parallele des mots de seize elements
binaires dans le circuit 95 et en ce qui concerne la synchronisation
des mots sur l'horloge H3/16 qui assure le transfert des mots du
registre 92 au registre 96. En effet, dans le circuit SYNC3, on
retrouve les memes elements que dans le circuit de synchronisation
SYNC1 de la Fig. 12a.Le passage au niveau haut de 93 et donc la
validation du decompteur 100 assurent pratiquement le premier
transfert de 92 a 96 au milieu de l'arrivee d'un mot dans 85, les
oscillateurs etant supposes avoir des derives relativement faibles, de
ltordre de + 10. Ainsi, au cours de la reception d'un paquet, ces
derives restent dans les plages de tolerance des transferts entre 92
et 96.
Par contre1 etant donne qu'un paquet d'abonne peut etre achemine sur
la boucle B1 ou par la boucle B2, le routage ayant ete defini par le
microprocesseur M, par l'intermediaire du contenu de la memoire 98, au
cours de l'etablissement de la communication, il faut, avant
d'aiguiller une paquet d'abonne vers l'un des emetteurs El et
E2, choisir l'horloge de synchronisation H1 ou H2. C'est l'objet du
circuit de selection SH.
Dans le circuit SH, le signal SX delivre par 99 selectionne par
l'intermediaire des circuits 107 a 109 l'une des bascules 110 et 111.
Si l'on suppose le paquet d'abonne destine a la boucle B1, le signal
SX peut etre au niveau bas et le signal Sb au niveau haut, la porte
108 fait passer l'entree D de la bascule 111 au niveau haut. A la
reception du signal du temps elementaire 2t0*, la sortie Q111 passe au
niveau haut, ce qui fait passer la sortie de la porte 116 au niveau
bas en interdisant un changement de choix fortuit au mot suivant, et
porte la premiere entree de la porte 113 au niveau haut ce qui permet
au signal d'horloge H2 de passer.La bascule 111 conserve son etat
jusqu'a sa remise a zero par le passage au niveau haut de la porte ET
122, ce qui requiert trois conditions: un niveau bas a la sortie du
17e du registre 96, un niveau bas a la sortie du 17e etage du registre
104 et un niveau bas a la sortie Qll9. I1 faut e noter que le 17e
etage du registre 96 est mis a "O" a l'avant dernier mot qu'il
transmet puisqu'une des entrees de la porte 102 recoit le signal PQ au
niveau bas alors que le dernier mot du paquet est present dans le
registre 92. Les trois conditions mentionnees cidessus indiquent que
le dernier mot d'un paquet a ete delivre au registre 104 et que le
front montant suivant de la sortie du diviseur 115 charge la valeur
"0" (suppression d'aiguillage) dans le registre 118 et met la sortie
Q119 au niveau bas. La sortie de la porte 122 met alors a zero le
diviseur 115 et les bascules 110 et 111 qui sont donc pretes pour une
nouvelle selection d'horloge.
A noter que des sorties du diviseur 91, differentes de U8 permettent
de gerer l'acces du microprocesseur M a la memoire 98 pour l'ecriture
ou la lecture de celle-ci.
En resume, un paquet d'abonne recu dans R3 est d'abord transpose en
mots paralleles de 16 elements binaires, puis les transferts de ces
mots paralleles sont synchronises par une horloge locale H3, pen dant
que les informations d'adresse de l'en-tete sont examinees afin de
selectionner une des deux horloges H1 ou H2, et, enfin, les transferts
des mots sont synchronises sur l'horloge qui a ete selectionnee. Les
mots sont alors disponibles pour un traitement ulterieur dans la
logique de files correspondant a l'horloge selectionnee.
L'aiguillage vers la file correspondant a l'adresse incluse de
l'entete est effectue dans la logique de files, grace aux informations
fournies par la memoire 98.
Les elements binaires delivres par les convertisseurs de technologie
125 sont transmis par les liaisons RAL1 et RAL2 respectivement vers
les circuits CAL1 et CAL2 des unites L1 et L2, et vers les memoires M1
et M2, l'element binaire portant l'information SX passant directement
vers RAL1 et, a travers un inverseur 128 vers RAL2, ce qui assure un
premier aiguillage.
Comme on l'a deja mentionne en relation avec les Figs. lOa et lOb,
chaque emetteur de paquet de boucle El ou E2 a son horloge propre H1
ou H2 et est associe a une unite logique de commande de files de
memoires L1 ou L2 et a une memoire M1 ou M2 arrangee en files.
Les Figs. 22 et 23, arrangees comme l'indique la Fig.24, montre le
schema de l'unite logique de commande de files L1, L2 ayant une
structure identique. On rappelle egalement que, dans l'unite L1, qui
est representee, on utilise les seize temps elementaires tO a tris, ou
les sous-groupes de temps elementaires tO* a t3* suivant le diagramme
de temps de la Fig. 11.
Avant d'entrer dans le detail des Figs. 22 et 23, on va decrire
l'organisation des files ft, faa, fam, fmb, fma, fbm, fab et fba de la
memoire M1. Cette organisation est schematiquement representee dans la
partie gauche de la Fig. 25. Les differentes files n'ont pas des
capacites identiques pour des raisons de differences de debits, de
temps d'attente et egalement du choix d'une technique d'acces du type
a extension de boucle. On rappelle que la technique d'extension de
boucle est un protocole qui gere l'acces a la ligne d'emission:
1 - tout paquet en cours d'emission est emis d'un bloc,
2 - tout paquet destine a etre emis et qui est recu pendant
l'occupation de la ligne d'emission est emmagasine dans la file
d'attente concernee,
3 - en cas de demande simultanee d'emission, la priorite est accordee
a la file de boucle ft.
En plus de la technique d'extension de boucle, la condition suivante
s'impose: le debit des paquets d'abonne etant le quart dn debit des
paquets de boucle, le debut de l'insertion d'un paquet d'abonne sur ia
boucle ne peut commencer que quand tout le paquet d'abonne a ete
emmagasine dans la file fab.
Les files ft et faa sont des files de transit, soit boucle vers
boucle, soit terminal vers terminal. Elles doivent pouvoir contenir un
paquet de taille maximale, plus quelques octets pour absorber
eventuellement la derive des horloges pendant un train continu assez
long de paquets en transit. En pratique, elles sont dimensionnees a
deux paquets, soit puisque dans l'exemple decrit la taille maximale
d'un paquet a ete choisie egale a 128 octets, une capacite de 256
octets.
Les files fam, fmb, fma et fbm concernent chacune un echange
d'information avec le microprocesseur M. Les paquets de commande ont
normalement une taille inferieure a celle des paquets entre terminaux.
I1 est donc prevu, dans 11 exemple decrit, de limiter un paquet de
commande a 64 octets. D'autre part, en emission, il est prevu que le
microprocesseur M ne peut charger en file qu'un seul paquet a la fois
et que ce paquet devra etre emis avant le debut du chargement suivant.
Pour ces raisons, ces quatre files auront chacune une capacite de 128
octets.
Les files fab et fba ont pour but de regulariser les debits entre le
terminal et les deux boucles. Plus leur taille respective sera
importante, plus les debits instantanes pourront s'ecarter d'une
distribution uniforme. I1 a ete choisi pour l'exemple decrit une
taille de 4x128 octets pour chacune de ces deux files, mais il peut
etre souhaitable d'augmenter ces tailles.
Etant donne que les donnees des files sont ecrites ou lues par mots de
deux octets, l'adressage des files ft et faa necessite sept elements
binaires, celui des quatre files suivantes six elements binaires et
celui des files fab et fba huit elements binaires.
Dans chaque utilisation de ces files, on se sert d'un pointeur de haut
de file, qui est le pointeur d'ecriture, et d'un pointeur de bas de
file, qui est le pointeur de lecture, et ce pour chacune de ces files.
Ces pointeurs sont ranges dans des memoires du type RAM, soit une
memoire d'adresses d'ecriture MAE, Fig. 23, chaque adresse comportant
huit elements binaires et une memoire d'adresses de lec turne MAL,
egalement a huit elements binaires. Les memoires MAE et MAL sont
adressees, comme on le verra dans la suite, par le numero de la file
selectionnee. Apres chaque transaction dans une file son pointeur
concerne est incremente de 1 a l'aide d'un additionneur.
De plus, il est prevu que la selection de file s'effectue avec
anticipation dans le temps, ce qui veut dire, en se referant au
tableau de la Fig. 11, que l'adressage d'une transaction en file qui
aura lieu a un instant t est prepare a l'instant (t-l). En pratique,
l'adressage en deux temps permet de simplifier les problemes de temps
de traitement dans le circuit logique d'adressage CAL1, Fig. 22, qui
sera decrit ci-apres.
I1 apparait d'apres le tableau de la Fig. 11 que les files sont
utilisees en reception durant les temps tl, t*2, t+3 et t5. Le circuit
CAL1 fonctionnera donc, dans ce cas, aux temps anticipes tO, t*l, t*2
et t4. En emission, le circuit CAL1 fonctionnera durant les temps t*3
et tl2.
I1 est prevu que, pendant le temps anticipe t8, l'adressage de la file
concernee est fourni, non par les memoires d'adressage MAE et
MAL, mais directement par le microprocesseur M. Au temps t9, le
microprocesseur M peut donc faire une ecriture ou une lecture en file.
Le circuit logique d'adressage CAL1 comprend, pour ecriture en file,
un jeu de six portes ET 130 A 135 et, pour la lecture, un jeu de six
portes ET 136 A 141, plus quatre portes OU 142 A 145.
La porte ET 130 a une entree reliee au fil RBB, Fig. 13, et une entree
reliee a la sortie t*2 de la base de temps BT, la porte 131 a une
entree reliee par RAL1 a la sortie du convertisseur 125, qui porte
l'information SX (dans le circuit CAL2, cette entree est reliee a la
sortie de l'inverseur 128, Fig. 20), une entree reliee a la sortie du
convertisseur 125 portant l'information sa et une entree reliee a la
sortie t4 de BT, la porte 132 a deux premieres entrees reliees
respectivement aux sorties des convertisseurs 125 portant les
informations SX et sm et une entree reliee a la sortie tO de BT, la
porte 133 a une entree reliee au fil RBM et une entree reliee a la
sortie tel de BT, la porte 134 a deux premieres entrees reliees
respectivement aux sorties des convertisseurs 125 portant les informa
tint Sx et sb et une entree reliee a la sortie tO de BT, et la porte
135 a une entree reliee au fil RBA et une entree reliee a la sortie
tel de BT. Les portes 130 a 135 servent a aiguiller la reception des
paquets.
La porte 136 a une entree reliee a un fil EBB et une entree reliee a
la sortie t*3 de BT, la porte 137 a une entree reliee a un fil EAL1.1
et une entree reliee a la sortie t12 de BT, la porte ET 138 a une
entree reliee a un fil EMB et une entree reliee a la sortie t*3 de BT,
la porte 139 a une entree reliee a un fil EAL1.2 et une entree reliee
a la sortie t12 de BT, la porte 140 a une entree reliee a un fil EAB
et une entree reliee a la sortie t*3 de BT, et la porte 141 a une
entree reliee a un fil EAL1.3 et une entree reliee a la sortie t12 de
BT.
Les sorties des portes 130 t 136 sont respectivement reliees aux deux
entrees de la porte OU 142, les sorties des portes ET 131 et 137 sont
respectivement reliees aux deux entrees de la porte OU 143, les
sorties des portes ET 134 et 140 sont respectivement reliees aux deux
entrees de la porte OU 144, et les sorties des portes ET 135 et 141
sont respectivement reliees aux deux entrees de la porte OU 145.
Les sorties des portes 142, 143, 132, 138, 139, 133, 144 et 145 sont
respectivement reliees a huit fils pt, paa, pam, pmb, pma, pbm, pab et
pba.
Les huit fils pt a pba sont respectivement relies a huit premieres
entrees de signal d'un multiplexeur 146 dont les huit secondes entrees
sont reliees aux fils d'adresse Al a A8 du microprocesseur M et dont
une entree de commande est reliee a la sortie t8 de BT. En dehors du
temps t8, le multiplexeur 146 relie ses premieres entrees a ses
sorties et, au temps t8, il y connecte ses secondes entrees. Les
sorties du multiplexeur 146 sont reliees en parallele aux entrees
d'adresse des memoires MAE et MAL.
Les sorties de lecture (huit fils) de la memoire MAE sont reliees,
d'une part, aux entrees d'un additionneur 147, (qui ajoute une unite
au mot lu), et, d'autre part, aux premieres entrees d'un multiplexeur
148. Les sorties de lecture (huit fils) de la memoire
MAL sont reliees, d'une part, aux entrees d'un additionneur 149 qui
ajoute 1 au mot lu, et, d'autre part, aux secondes entrees du
multiplexeur 148. Les sorties de l'additionneur 147 sont reliees,
d'une part, aux premieres entrees d'un multiplexeur 150 et, d'autre
part, aux premieres entrees d'un comparateur 151. Les sorties de
l'additionneur 149 sont reliees, d'une part, aux premieres entrees
d'un multiplexeur 152 et, d'autre part, aux secondes entrees du
comparateur 151. Les secondes entrees des multiplexeurs 150 et 152
sont reliees au microprocesseur M et leurs entrees de commande a la
sortie t8 de BT.L'entree de l'element binaire de poids faible de la
seconde entree, les autres poids de la seconde entree etant au niveau
0, de l'additionneur 147 est reliee, par un inverseur 153 et une porte
OU 126 dont les entrees sont reliees aux sorties t*3 et t12 de
BT, tandis que l'entree de l'element binaire de poids faible de la
seconde entree, les autres poids etant au niveau 0, de l'additionneur
149 est reliee directement a la sortie de la porte OU 126.
L'entree de commande du multiplexeur 148 est reliee a la sortie d'un
circuit logique 95 effectuant l'operation logique suivante: t*3 + t12
+ t8. All ou All est le signal de la sortie correspondante du
microprocesseur M.
Quand l'entree de commande de 148 est activee, le multiplexeur 148
connecte ses secondes entrees a ses sorties et, dans le cas contraire,
ses premieres entrees a ses sorties.
L'entree W (ecriture) de la memoire MAE est reliee a la sortie d'un
circuit logique 39 effectuant l'operation logique suivante:
(t8 + t*3 + t12 + t8. a2. All. Wu). h2 ou t8 + t+3 + t12 correspond a
l'incrementation des compteurs dans
MAE, etant entendu que s'il n'y a pas de reception, c'est la case O
qui est incremente, et ou t8. a2. All. Wu correspond a l'ecriture dans
MAE par le microprocesseur M.
L'entree W (ecriture) de la memoire MAL est reliee a la sortie d'un
circuit logique 35 qui effectue l'operation logique suivante:
(t*3 + t12 + t8. a2. All. Wu). h2 ou t*3 + t12 correspond a
l'incrementation des compteurs dans MAL, etant entendu que s'il n'y a
pas d'emission, c'est la case O qui est incrementee, et ou t8. a2.
All. Wu correspond a l'ecriture de MAL par M. Par ailleurs, a2. All et
a2. All sont des pages d'adresssage du microprocesseur M, Wu est
l'ordre d'ecriture provenant du microprocesseur et h2 est un signal
d'echantillonnage de la base de temps BT.
Les sorties du multiplexeur 148 sont reliees par huit fils fO a 7 aux
entrees d'un circuit logique de codage 155 qui comporte encore sept
entrees reliees aux fils pt a pba. Les sorties (dix fils) du circuit
de codage sont reliees aux premieres entrees d'un multiplexeur 156
dont les secondes entrees sont reliees aux fils d'adresse du
microprocesseur M et dont l'entree de commande d'aiguillage est reliee
a la sortie t8 de BT. Les sorties du multiplexeur 156 sont reliees aux
entrees correspondantes d'un registre tampon 90 qui a pour effet de
decaler dans le temps les adresses afin d'acceder a la memoire M1 aux
temps non anticipes, etant entendu que tous les circuits precedant le
registre 90 fonctionnent dans des temps anticipes.
Les sorties du registre 90 sont reliees aux entrees d'adresse de la
memoire M1 dont les entrees de donnees sont reliees aux sorties d'un
multiplexeur 157 comportant trois jeux d'entrees EB1, EA et EM, le
premier EB1 relie a la liaison UE1 de sortie du recepteur R1, le
second EA aux convertisseurs "5" a "21" 127 du recepteur R3 et le
troisieme EM a des sorties du microprocesseur M. Les entrees de
commande du multiplexeur 157 sont reliees aux sorties du circuit BT de
maniere qu'aux temps t*2 et t+3, le multiplexeur 157 connecte son jeu
d'entrees EB1 a sa sortie, qu'aux temps tl et t5, il connecte son jeu
d'entrees EA a sa sortie et qu'au temps t9, il connecte son jeu
d'entrees EM a sa sortie.Les sorties de lecture de la memoire M1 sont
reliees en parallele aux liaisons SB1, SA1 et SMl. La liaison
SB1 est reliee a l'entree de signal de l'emetteur El, la liaison SA1
est reliee a l'entree de signal de l'emetteur E3 et la liaison SM1 est
reliee au microprocesseur.
La sortie du comparateur 151 est reliee, par un inverseur 28, a la
premiere entree d'une porte ET 158 et directement a la premiere entree
d'une porte ET 159. La secondetentree de ha porte ET 158 est reliee a
la sortie d'une porte OU 200 dont les entrees sont respectivement
reliees aux sorties tO, t*l, t*2 et t4 de BT. La seconde entree de la
porte 159 est reliee a la sortie d'une porte OU 201 dont les entrees
sont reliees aux sorties t*3, tl2 et t8 de BT. La sortie de la porte
158 delivrant le signal PNP est reliee a un compteur d'evenements 160.
La sortie de la porte 159, delivrant le signal PNV est reliee, d'une
part, a l'entree de signal d'une bascule 191 et, d'autre part, aux
entrees de commande PNVB1 et PNVA des circuits El et E3.
Le 17e fil de sortie du multiplexeur 157, qui transmet l'element
binaire indiquant la presence d'un paquet, est relie a l'entree
FPE du circuit El. Le 17e fil de sortie de la memoire M1, qui transmet
la meme information, est relie a l'entree FPS du circuit El.
De l'examen du circuit de selection de file 129 et du tableau de la
Fig. 11, il apparait qu'un seul au plus des fils pt a pba est active a
un instant donne. Dans la suite, on designera par pO a p7 les signaux
respectivement transmis par les fils pt a pba.
Les memoires MAE et MAL ont huit fils d'adresses En dehors du temps
t8, ces huit fils d'adresse correspondent chacun a un des fils pt a
pba. On a donc un fil d'adresse par file de la memoire Ml.
Le circuit de codage 155 est necessaire pour tenir compte des
differentes tailles des files ft a fba. En effet, comme l'indique la
Fig. 25, la capacite de la memoire M1 est de 2 + 2 + 1 + 1 + 1 + 1 + 4
+ 4 = 16 paquets de 64 mots de deux octets plus un element binaire.
Il en resulte que pour adresser un mot dans la memoire M1, l'adresse
doit comporter dix elements binaires. Pour les files fab et fba, les
sorties de donnees a huit elements binaires des memoires MAE et MAL
permettent-d'adresser directement un mot parmi 256 dans chaque file et
il suffit donc en fonction du fil pab ou du fil pba active de
selectionner la file desire Par contre, pour les autres files de plus
petites capacites, il faut pour obtenir une adresse correcte dans M1,
combiner les sorties de lecture de MAE ou MAL avec les donnees des
fils pt a pbm. La Fig. 25 donne la correspondance entre les etats des
fils pt a pba (signaux pO a p7), combines avec les etats des fils f0 a
f7, et les etats des dix fils de sorties gO a g7 du circuit de codage
155.
Les fils gO a g5 transmettent directement lus elements binaires
delivres par les six premieres sorties de MAE ou MAL.
L'information transmise par g6 est donne par l'equation logique
suivante: g6 = p3 + p5 + (p2 + p4).f6
L'information transmise par g7 est donnee par l'equation logique
suivante: g7 = pl + p4 + p5 + (pO + p2 + p3)f7
L'information transmise par g8 est donnee par ltequation lo gique
suivante: g8 = p2 + p3 + p4 + p5 + p7
L'information transmise par g9 est donnee par l'equation logique
suivante: g9 = p6 + p7
L'etat vide ou non vide des files est obtenu en effectuant la
comparaison entre les pointeurs de haut et de bas de file dans le
comparateur 151. Quand la comparaison entre les valeurs de ces entrees
est negative, la sortie du comparateur 151 est au niveau haut.
Lorsque l'egalite entre pointeurs intervient en phase d'ecriture ce
qui se manifeste par un niveau bas a la sortie du comparateur 151, la
sortie de la porte 158 actionne le circuit de comptage 160. Cela
signifie que la file concernee est pleine. Toute nouvelle ecriture se
traduirait alors par un recouvrement d'information inutile. La
supervision du circuit de comptage 160 est effectuee par le
microprocesseur M.
Lorsque l'egalite entre deux pointeurs intervient en phase de lecture,
la sortie de la porte 159 passe au niveau bas et cela indique que la
file est vide.
Il faut noter qu'au temps anticipe t8, une comparaison positive ne
permet pas de deduire l'etat vide ou plein de la file puisqu'au temps
t9 on peut avoir une ecriture ou une lecture. Le microprocesseur M est
suppose avoir en memoire l'etat des files concernees, notamment des
files am et bm pour pouvoir detecter une telle eventualite.
En pratique, dans le deroulement normal du fonctionnement seuls les
etats vide, avec PNV = "O" et non vide avec PNV = "1" se rencontrent.
On verra dans la suite comment ces etats sont utilises dans les
circuits El et E3.
Dans le circuit L1, est encore prevue une bascule RF dont l'entree
d'initialisation est reliee a la sortie m13 du picroprocesseur M et
dont l'entree de remise a zero est reliee a la sortie ml2 de M. La
sortie Q de la bascule RF delivre le signal RFO de remise a zero
generale de la logique de files et, par consequent, qui sert de remise
a zero generale des bascules dans les circuits d'emission.
Le schema du circuit d'emission de paquets de boucle E1 est represente
a la Fig. 26. Le circuit El comprend une bascule 161 qui recoit chaque
demande d'emission en boucle d'un paquet en memoire dans la file fmb
et une bascule 162 qui recoit chaque demande d'emission en boucle de
paquets en memoire dans la file ft. L'entree
D de la bascule 161 est a la masse, son entree d'initialisation est
reliee a la sortie m3 du microprocesseur M, son entree de remise a
zero est reliee a la sortie Q de la bascule RF'delivrant le signal
RFO et son entree d'horloge est reliee a la sortie d'une porte ET 163.
L'entree d'initialisation de la bascule 162 est reliee a la sortie mO
du microprocesseur M, son entree D au fil Neq, son entree de remise a
zero a la sortie Q de la bascule RF delivrant le signal
RFO et son entree d'horloge a la sortie d'une porte ET 164.La sortie
Q161 de la bascule 161 est reliee a l'entree D d'une bascule 165 dont
la sortie Q165 est reliee a une entree de la porte ET 163, au fil EMB
du circuit logique d'adressage 129, Fig. 22, et a une entree d'une
porte OU 166. La seconde entree de la porte 163 est reliee a la sortie
h3 de BT. La sortie Q161 de la bascule 161 est reliee aux premieres
entrees de deux portes ET 167 et 168. La sortie Q162 de la bascule 162
est reliee a la seconde entree de la porte ET 167 dont la sortie est
reliee a l'entree D d'une bascule 169 dont la sortie Q169 est reliee
au fil EBB du circuit 129 et a la seconde entree de la porte OU 166.
La sortie Q162 de la bascule 162 est reliee a la seconde entree de la
porte ET 168. Une entree de la portez ET 164 est reliee au fil pt du
circuit CAL1, Fig. 22, et son autre entree est reliee a la sortie h3
de BT.
Le circuit El comprend encore un compteur-decompteur binaire a quatre
etages 170 dont les sorties sont reliees aux entrees correspondantes
d'une porte OU 171 dont la sortie est reliee a la troisieme entree de
la porte ET 168. Le compteur-decompteur170 sert a compter les paquets
presents dans la file fab et donc a exprimer les de
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