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[5][_]
Gene Or Protein
(26/ 292)
[6][_]
CTRC
(61)
[7][_]
Etre
(37)
[8][_]
SD2
(24)
[9][_]
Est-a
(22)
[10][_]
SD1
(22)
[11][_]
CTRB
(18)
[12][_]
FP2
(12)
[13][_]
DL1
(11)
[14][_]
CiD
(11)
[15][_]
LRE
(9)
[16][_]
TD1
(8)
[17][_]
RD6
(8)
[18][_]
FDS1
(6)
[19][_]
FDG
(6)
[20][_]
RD1
(6)
[21][_]
RD2
(6)
[22][_]
RD3
(6)
[23][_]
DANS
(5)
[24][_]
DSG
(4)
[25][_]
IDL1
(3)
[26][_]
FLG1
(2)
[27][_]
CES
(1)
[28][_]
Pawr
(1)
[29][_]
Gnal
(1)
[30][_]
Part1
(1)
[31][_]
Cin
(1)
[32][_]
Molecule
(11/ 69)
[33][_]
C6C
(44)
[34][_]
DES
(6)
[35][_]
C7C
(6)
[36][_]
C5C
(4)
[37][_]
Cl4C
(3)
[38][_]
Et
(1)
[39][_]
CO
(1)
[40][_]
SR-
(1)
[41][_]
lopin
(1)
[42][_]
ONI
(1)
[43][_]
CfC
(1)
[44][_]
Physical
(13/ 26)
[45][_]
8 bits
(5)
[46][_]
de 8 bits
(4)
[47][_]
de 6 bits
(4)
[48][_]
six bits
(2)
[49][_]
de 5 bits
(2)
[50][_]
de 2 bits
(2)
[51][_]
3 bits
(1)
[52][_]
de 16 bits
(1)
[53][_]
9 bits
(1)
[54][_]
de 7 bits
(1)
[55][_]
de 3 bits
(1)
[56][_]
2 bits
(1)
[57][_]
1 J
(1)
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Publication
_________________________________________________________________
Number FR2515905A1
Family ID 8042853
Probable Assignee Cii Honeywell Bull
Publication Year 1983
Title
_________________________________________________________________
FR Title PROCEDURE DE TRANSMISSION DE DONNEES A HAUT NIVEAU ET
DISPOSITIF LA METTANT EN OEUVRE COMPORTANT UN NOMBRE ETENDU DE CODES
DE SERVICE
EN Title DATA TRANSMISSION SYSTEM FOR HIGH LEVEL DATA LINK - HAS FLAG
ABORT AND IDLE FUNCTIONS REPLACED EXTENDED NUMBER OF CORE CODES
Abstract
_________________________________________________________________
LE PRESENT BREVET CONCERNE LES SYSTEMES DE TRANSMISSION DE
DONNEES-SERIE UTILISANT DES PROTOCOLES DE DONNEES DU TYPE HDLC. DANS
LE PROCEDE PROPOSE, LES CODES DE SERVICE FLAG, ABORT ET IDLE SONT
REMPLACES PAR UN NOMBRE PLUS ELEVE DE CODES DE SERVICE. CES CODES DE
SERVICE SONT CONSTITUES D'UN NOYAU DE CODE SUIVI D'UN NOMBRE DETERMINE
DE BITS ASSOCIES. LE BREVET PROPOSE EGALEMENT UN DISPOSITIF
CONVERTISSEUR PARALLELE-SERIE POUR LA MISE EN OEUVRE DU PROCEDE DE
L'INVENTION.
A buffer control register receives a data transmission demand signal
on its input line and issues a signal for a synchroniser and for a
mixed code generator. This generator operates in either the code
generator mode or in the code core generator mode. The mode is
selected by a signal on the mode definition line. The right
authorisation signal is transmitted to the synchroniser and it issues
a refill signal for a new character. It also loads in parallel a shift
register. This contains the character to be transmitted on an output
line to a monitor circuit which monitors the configuration of the
signal sent to a zero introduction circuit. An output stage transmits
the output on a line circuit.
Description
_________________________________________________________________
Le present brevet concerne les systemes de transmission de donnees
utilisant les protocoles de bransmission de donnees comme, par
exemple, la procedure de transmission de donnees a haut niveau
designee sous le sigle HDLC (tiIGH-LEV L DATA LINK
CONTROL). Cette procedure de transmission de donnees est de finie dans
des normes dont certaines sont citees dans la bibliographie se
trouvant a la fin de la description du present brevet. Le present
brevet concerne plus particuliere- ment la definition des codes de
services (FANION, ABANDON,
INACTIF) (en Anglais FLAG, ABORT, IDLE) utilises par la procedure HDLC
auxquels elle apporte des modifications permettant d'en accroitre le
nombre. Il concerne egalement des dispositifs permettant la mise en
oeuvre de ces nouveaux codes de service.
Dans les systemes de transmission de donnees du type Fl. DLC-, il
existe 3 codes de service. Ces 3 codes de servIce sont inseres dans
les intervalles situes entre les blocs de donnees. Ces trois codes
sont
- le code FANION (en anglais FLAG)
- le code ABANDON (en anglais ABORT)
- le code INACTIF (en anglais IDLE).
Ces codes sont les seuls moyens laisses a la disposition des
equipements de transmission pour gerer la transmission:
- le code FANION sert de code de remplissage pour combler les "trous"
de transmission
- le code ABANDON permet au dispositif emetteur de faire savoir au
dispositif recepteur que le bloc en cours de transmission est
abandonne avant son achevement
- le code INACTIF permet au dispositif emetteur de faire savoir au
dispositif recepteur que la transmission est terminee.
Il apparat de ce qui vient d'etre dit que dans la procedure de
transmission de donnees HDLC, il n'existe que 3 codes de service. Or,
dans les systemes de transmission de donnees modernes qui sont de plus
en plus complexes, la gestion et la maintenance des liaisons
gagneraient en efficacite s'il dtait possible de disposer d'un nombre
plus eleve de codes de service.
C'est precisement ce que propose la presente invention qui par ses
enseignements offre la possibilite d'avoir un nombre etendu de codesdc
services.
A cet effet, l'invention a pour objet un procede de transmission de
donnees du type HDLC caracterise en ce que les codes de service FLAG,
ABORT et IDLE sont remplaces par un nombre etendu de codes de service
constitues d'un noyau de code suivi d'un nombre defini superieur a un,
de bits associes a ce noyau de code.
Selon un autre objet de l'invention, celle-ci propose un dispositif de
transmission de donnees pour la mise en oeuvre du procede suivant la
revendication 1 comprenant un convertisseur parallele-serie a
l'emission et un convertisseur serie-parallele a la reception
caracterise en ce que le convertisseur parallele serie comporte un
bloc generateur de noyau de code pour engendrer -sur commande des
noyaux de code et commander la transmission des bits associes aux
noyaux de code; le convertisseur serie-parallele comporte un bloc de
reconnaissance des noyaux de code pour detecter les noyaux de code et
localiser les sequences de bits associes aux noyaux de code
Suivant une autre caracteristique de l'invention:
- le convertisseur parallele serie comporte un bloc generateur
pouvant, sur commande d'un signal de definition de mode, fonctionner
soit suivant le mode HDLC standard pour engendrer des codes de service
soit suivant le mode HDLC a codes de service etendus pour engendrer
des noyaux de code et commander la transmission des bits associes aux
noyaux code
- le convertisseur serie parallele comporte un bloc generateur
pouvant, sur commande d'un signal de definition de mode, fonctionner
soit suivant le mode HDLC standard pour detecter les codes de service
soit suivant le mode HDLC a codes de service etendus pour detecter les
noyaux de code et localiser les sequences de bits associes aux noyaux
de code.
L'invention vise egalement tout systeme de transmission de donnees
utilisant le procede repondant aux caracteristiques precedentes.
L'invention vise egalement tout systeme de transmission de donnees
utilisant l'un des dispositifs caracterisant l'invention.
D'autres objets, caracteristiques et avantages de la presente
invention ressortiront mieux de liexpose qui suit, fait en reference
aux dessins annexes a ce texte, qui representent des modes de
realisation preferes de l'invention.
La figure 1 represente les trois codes de service utilises dans la
procedure de transmission HDLC: la figure lA le code
FANION (FLG), la figure lB le code ABANDON (ABT) et la figure lC le
code INACTIF (IDL).
La figure 2 represente symboliquement une transmission de messages sur
une liaison suivant la procedure HDLC.
La figure 3 represente des configurations possibles pour les
differents code de service suivant l'invention.
La figure 4 represente les- differents codes de service possibles
suivant les enseignements de 11 invention dans le cas oA 3 bits sont
associes au noyau de code.
La figure 5 est la representation schematique d'un dispositif emetteur
satisfaisant aux exigences de la procedure HDLC standard.
La figure 6 est la representation schematique d'un dispositif emetteur
realise suivant les enseignements de l'invention.
La figure 7 est la representation.schematique d'un dispositif emetteur
pouvant fonctionner soit suivant le mode HDLC standard soit suivant le
mode a codes de service etendus propose par l'invention.
La figure 8 est la representation schematique d'un dispositif
recepteur satisfaisant aux exigences de la -procedure HDLC standard.
La figure 9 est la representation schematique d'un dispositif
recepteur realise suivant-les enseignements de l'invention.
La figure 10 est la representation schematique d'un dispositif
recepteur pouvant fonctionner soit. suivant le mode
HDLC standard soit suivant le mode a codes de service etendus propose
par l'invention.
La figure 1l represente le schema d'un dispositif d'emission ou
convertisseur paralldle-serie satisfaisant aux exigences de la
procedure HDLC.
La figure 12 represente le chronogramme des signaux de generation du
code de service ABANDON (ABT).
La figure 13 represente le chronogramme des signaux de generation du
code de service INACTIF (IDL).
La figure 14 represente le chronogramme des signaux de generation du
code de service FANION (FLG).
La figure 15 est la representation schematique d'un emetteur ou
convertisseur parallele serie mettant en oeuvre les enseignements de
l'invention.
La figure 16 represente le chronogramme des signaux de generation d'un
caractere de donnees (DO, D1, D2, D3, D4, D5,
D6, D7) dans le convertisseur de la figure 15.
La figure 17 represente le chronogramme des signaux de generation des
bits associes a un noyau de code dans le convertisseur de la figure
15.
La figure 18 represente le chronogramme des signaux de generation d'un
noyau de code accompagne de bits associes egaux a zero.
La figure 19 represente schematiquement un convertisseurparallele
serie pouvant fonctionner soit suivant la procedure
HDLC standard soit suivant les enseignements de l'invention.
La figure 20 represente schematiquement un convertisseur
serie-parallele fonctionnant suivant la procedure HDLC standard.
La figure 21 represente schematiquement un convertisseur
serie-parallele fonctionnant conformement aux enseignements de
l'invention avec un nombre de bits associes egal a deux.
La figure 22 represente schematiquement un convertisseur
serie-parallele fonctionnant conformement aux enseignements de
l'invention avec un nombre de bits associes compris entre 3 et 8.
La figure 23 represente schematiquement un convertisseur
serie-parallele pouvant fonctionner soit suivant la procedure
HDLC standard soit suivant les enseignements de l'invention avec un
nombre de bits associes egal a 2.
La procedure HDLC est une procedure de transmission de donnees
utilisee en teleinformatique. Cette procedure est utilisee sur les
lignes de transmission fonctionnant en mode synchrone pour y
transmettre des messages.
Les messages sont transmis sous forme de blocs de caracteres separes
les uns des autres par des intervalles sans message.
Ces blocs sont appeles TRAMES; Le contenu de chaque trame, defini par
une NORME, comprend tous les renseignements necessaires a son
acheminement vers le destinataire ainsi qu'au controle de son contenu.
Les intervalles entre les trames sont remplis par des codes de service
jouant le role de CODES
DE REMPLISSAGE (en anglais FILLER). Ces codes de service servent a
assurer la bonne transmission des trames ainsi qu'a signaler les
messages errones ou liberer la ligne en fin de transmission. De plus
amples renseignements sur la procedure
HDLC pourront etre trouves dans les documents cites dans la
bibliographie fournie la fin de la description.
La procedure HDLC utilise 3 codes de service le code FANION (en
anglais FLAG) designe par le symbole
FLG le code ABANDON (en anglais ABORT) designe par le symbole ABT le
code INACTIF (en anglais IDLE) designe par le symbole
IDL.
La figure 1 represente la configuration de ces 3 codes de service.
Le code FANION est represente sur la figure lA. Ce code a une longueur
de 8 bits et sa configuration est la suivante:
- le premier bit (qui est situe au rang 0) a la valeur
ZERO
- les six bits suivants (qui sont situes aux rangs 1 a 6) ont la
valeur UN
- le dernier bit (qui est situe au rang 7) a la valeur
ZERO.
Le code ABANDON est represente sur la figure lB. Ce code a une
longueur de 8 bits et sa configuration est la suivante
- le premier bit (qui est situe au rang 0) a la valeur
ZERO
- les sept bits suivants (qui sont situes aux rangs 1 a 7). ont la
valeur UN.
Il peut etre remarque que ces deux codes ont une partie identique: les
7 premiers bits ont la meme configuration.
Cette partie identique sera appelee par la suite NOYAU DE
CODE ou plus simplement NOYAU (en anglais FLAG NUCLEUS).
Le code INACTIF est represente sur la figure lC. Ce code a une
longueur minimale de 16 bits et sa configuration est la suivante
- le premier bit (qui est situe au rang 0) a la valeur
ZERO
- au moins les quinze bits suivants (qui sont situes aux rangs l a 15)
ont la valeur UN.
Ce code peut etre considere comme un noyau de code suivi d'au moins 9
bits egaux a UN.
En recapitulant, il peut etre dit que
- le code fanion est compose-d'un "noyau" suivi d'un bit egal a zero
(pour cette raison, il sera appele par la suite FO)
- le code abandon est compose d'un "noyau" suivi d'un bit egal a UN
(pour cette raison, il sera appele par la suite F1)
- le code inactif est compose d'un "noyau" suivi d'au moins neuf bits
egaux a UN (pour cette raison il sera appele par la suite F9).
Comme il a ete dit precedemment le code FANION et le code
ABANDON ne different que par la valeur du bit de rang 7. Ce bit
differentiateur sera designe par la suite sous le nom de
BIT ASSOCIE AU NOYAU DE CODE ou plus simplement sous le nom de BIT
ASSOCIE AU NOYAU.
Sur la figure 2 est represente symboliquement un exemple de
transmission de messages sur une liaison suivant la procedure
HDLC.
Sur la ligne du haut sont representes les messages transmis en
premier. A chaque message ou element de message est associe un nombre
qui correspond a son rang dans la transmission. C'est ainsi que le
premier element de message transmis est le code FANION reference F0
auquel est associe le rang 0. L'element suivant est un nouveau code
FANION reference F0 auquel est associe le rang 1. Sur la figure 2, il
apparait donc que 4 codes FANION ayant les rangs 0 a 3 sont envoyes en
premier. Ceci correspond bien au role devolu au code FANION dans la
procedure HDLC: le code FANION est un code de remplissage que
l'emetteur envoie au recepteur pendant les periodes ou il n'a pas de
message a transmettre.
De son cote, le recepteur ne prend en compte que les messages qui sont
immediatement precedes d'un code FANION. Il peut etre dit que le code
FANION joue le role d'un SYNCHRONISATEUR
DE MESSAGE: il permet au recepteur de localiser sans ambiguite le
debut d'un message. Avec le rang 4, l'emetteur envoie un message
reference Tl. Ce message porte la reference T1 parce que les messages
sont envoyes sous forme de TRAMES.
Ces TRAMES sont parfaitement definies par la norme HDLC et leur
contenu permet au recepteur l'identification du destinataire ainsi que
le controle de la bonne transmission du message. Ce message Tl est
suivi de 5 codes FANION occupant les rangs 5 a 9 inclus. Ces 5 codes
F0 servent a remplis l'intervalle separant le message Tl du message T2
qui occupe le rang 10 Le message T2 est suivi des codes de remplissage
F0 occupant les rangs 11 a 16 inclus. Ces 6 codes de remplissage F0
sont suivis du message T3 qui occupe le rang 17. Ce message T3 se
termine par un code de service ABANDON reference Fl qui occupe le rang
18. Ce code de service Fl signifie pour le recepteur qu'il doit
ignorer les informa- tions de la trame T4 ainsi que celles qui suivent
et cela jusqu'a ce-qu'il rencontre a nouveau un NOYAU DE FANION.Ceci
est represente dans la partie hachuree ayant le numero d'ordre- 19. Le
recepteur reconnatt un code FANION comme il est indique avec le numero
d'ordre 20. Un nouveau code FANION est recu avec le numero d'ordre 21
puis avec le numero d'ordre 22 le recepteur recoit le message T4. Ce
message T4 est suivi d'un code INACTIF indique avec la reference F9 et
avec le numero d'ordre 23. A la suite de ce code F9, le recepteur
considere la liaison inactive jusqu'a ce qu'il reconnaisse a nouveau
un code FANION ce qui se produit avec le numero d'ordre 25. Et ainsi
de suite, le recepteur surveille les codes de service et transmet les
messages aux destinataires au fur et a mesure que ceux-ci sont
reconnus.
En revenant aux figures 1A, 1B et 1C, il peut etre dit que la
procedure HDLC comporte deux types de code de service
- les 2 codes de service d'exploitation de ligne de transmission (O et
F1)
- le code de service de liberation de ligne de transmission (F9).
Le nombre de codes de service peut etre etendu -en convenant que L*v
codes de service sont definis en associant au noyau de code plusieurs
bits au lieu d'un seul.
Sur la figure 3 sont representees de nouvelles configurations
possibles pour les codes de service. Le noyau de code occupe les
positions de 0 a 6. Les positions 7 a 14 sont disponibles pour la
definition des codes de service. La position 15 est inutilisable si
l'on desire conserver la convention HDLC pour le code de service
INACTIF. Il ressort de cette analyse que la procedure utilisera n bits
associes au code: n etant choisit en fonction de l'application. Le cas
ou -n = 1 est celui de la procedure HDLC. N etant defini, il
appaxtient de definir par convention la fonction de chacun des codes
correspondant a la combinaison des n bits.
Sur la figure 4a est represente le cas oo n = 3: c'est- -dire le -cas
ou il y a 8 codes de service: F0, Fl,
F2, F3, F4, F5, F6 et F7.
L'indice des codes correspond a la valeur definie par la configuration
des bits de rang 7, 8 et 9 comme il est represente sur le tableau de
la figure 4b. Pour chacun de ces codes de service, la convention de
procedure definit la fonction correspondante. Les nouvelles fonctions
ainsi creees par rapport a celles de la procedure HDLC permettent
d'envisager de nouvelles fonctionnalites: le code de service FO la
fonctionnalite FO, le code de service Fl la fonctionnalite Fil, le
code de service F7 la fonctionnalite F7.
A partir de la convention qui vient d'etre decrite, il est possible de
construire un PROTOCOLE DE TRANSMISSION A
FONCTIONS DE SERVICE ETENDUES. Ce protocole sera appele par la suite
PROTOCOLE A CODES DE SERVICE ETENDUS.
La figure 5 est la representation schematique d'un dispositif emetteur
satisfaisant a la- procedure HDLC. Ce dispositif qui appartient a
l'etat de la technique est decrit afin de permettre de mettre en
evidence par difference, les enseignements de l'invention. Ce
dispositif emetteur est l'equipement situe en amont de la liaison. Il
recoit les donnees caractere par caractere en mode parallele et les
retransmet sur la liaison en mode serie. Il retransmet egalement les
codes de service en fonction des commandes qu'il recoit ou de
l'absence de donnees.
Ce DISPOSITIF EMETTEUR comporte un REGISTRE A DECALAGE (2) dont la
fonction est de permettre de transformer le mode de presentation du
caractere, du mode parallele au mode serie un SYNCHRONISATEUR (3) qui,
principalement, controle les commandes de decalage du registre a
decalage (2) un REGISTRE TAMPON DE COMMANDE (4) qui memorise les
commandes recues un GENERATEUR-DE CODE (5) pour generer a la demande
les codes de service necessaires a la transmission un CONTROLEUR DE
TRANSPARENCE (6) qui permet de commander l'insertion de zero dans la
transmission dans le cas ou les donnees se trouvent presenter la
configuration d'un code de service un INTRODUCTEUR DE ZERO (7) qui
permet l'insertion de zero dans la transmission un ETAGE DE SORTIE (8I
qui alimente le milieu de transmission.
Le registre a decalage (2)
- sur son entree l recoit le caractere a transmettre par le canal (10)
- sur son entree 2 recoit l'autorisation de decalage par la ligne (17)
- sur son entree 3 recoit un signal de chargement parallele par la
ligne (11)
- sur son entree 4 recoit un signai de decalage par la ligne (16)
- sur sa sortie 5 emet les signaux serie sur la ligne (18).
Le synchronisateur (3)
- sur -son entree 1 recoit le signal de commande de transmission de
donnees par la ligne (12)
- sur sa sortie 2 envoie un signal d'autorisation de transmlssion de
code de service sur la ligne (22)
- sur sa sortie 3 envoie un signal de chargement parallele sur la
ligne (11) et retourne ce signal a l'unite dispensatrice des donnees
- sur sa sortie 4 envoie un signal de commande de decalage sur la
ligne (16).
Le registre tampon de commande (4)
- recoit sur son entree l la commande definissant l'operation de
transmission a executer par la ligne (14)
- emet sur sa sortie 2 la commande de transmission de donnee par la
ligne (12 greater than
- emet sur sa sortie 3 la commande de transmission de code de service
par la ligne (13).
Le generateur de code (5)
- recoit sur son entree l la commande de eransmission de code de
service par la ligne (13)
- recoit sur son entree 2 l'autorisation d'emettre un code de service
par la ligne (22)
- emet sur sa sortie 3 le code de service en mode serie sur la ligne
(15).
Le controleur de transparence (6) - - recoit sur son entree 3 la
configuration serie des donnees transmises par la ligne (18)
- emet sur sa sortie 2 un ordre d'insertion de zero sur la ligne (l9)
- emet sur sa sortie l le signal d'autorisation de decalage sur la
ligne (17).
Ltintroducteur de zero (7)
- recoit sur son entree l l'ordre d'insertion des zero par la ligne
(19)
- recoit sur son entree 2- la configuration serie des donnees
transmises sur la ligne (18)
- emet sur sa sortie 3 la configuration serie des donnees avec
transparence sur la ligne (20).
Lletage de sortie (8)
- recoit sur son entree 1 la configuration serie des donnees avec
transparence sur la ligne -(20)
- recoit sur son entree 2 la configuration des codes de service sur la
ligne (15)
- emet sur sa sortie 3 la configuration de signaux serie a transmettre
sur la ligne (21).
Le fonctionnement d'un tel dispositif emetteur est le suivant.
Quand les donnees sont transmettre, le premier caractere de donnees a
transmettre est place sur le canal (10) de donnees.
Dans le meme temps, un signal de demande de transmission de donnees
est applique sur la ligne (14). Ce signal est enregistre dans le
registre tampon de commande (4). Ce registre tampon de commande (4)
retransmet cette requete par la ligne (12) vers le synchronisateur qui
enregistre la commande et s'apprete y satisfaire des que le
synchronisateur (3) a termine la transmission du caractere precedent
s'il y en avait un ou le cas echeant la transmission du code de
remplissage, celui-ci envoie sur la ligne (11) un signal d'appel pour
un nouveau caractere de donnees. Ce signal est d'une part envoye vers
les registres a decalage (2) ou il commande le chargement en parallele
du dit registre a decalage (2) et d'autre part envoye vers
l'equipement qui delivre les donnees pour y servir de signal
d'acquittement. Le caractere suivant peut donc etre place sur le canal
(lo) et ainsi de suite, les caracteres seront transmis l'un apres
l'autre au registre a decalage (2).-
Le registre a decalage (2) contenant le caractere a transmettre recoit
par la ligne (16) des signaux de decalage qui decalent son contenu,
pas a pas, sur la ligne (18).
Cette ligne (18) transmet les signaux serie vers le controleur de
transparence (6).
Ce controleur de transparence (6) surveille la configuration des
signaux serie transmis sur la ligne (18). Des que le controleur de
transparence (6) rencontre la configuration correspondant a un zero
suivi de cinq un, il s'oppose, par la ligne (17), au decalage du
registre a decalage (2) et par la ligne (19) il demande l'introduction
d'un zero par l'introducteur de zero (7). Ce zero rajoute sera retire
a la reception a l'autre extremite de la ligne. Quand le zero est
insere, le controleur de transparence (6) autorise a nouveau la
commande de decalage du registre decalage (2).
L'introducteur de zero (7) quand il est sollicite pour ecrire un zero
inhibe son entree 2 et place un zero sur sa sortie 3 qui alimente la
ligne (20).
La ligne (20) attaque l'etage de sortie qui retransmet sur la ligne
(21) le signal place a son entree. En dehors des periodes d'insertion
des zero, 11 introducteur de zero (7) retransmet sur la ligne (20) les
signaux qu'il recoit sur la ligne (18) sans les alterer.
En l'absence de signaux de donnees disponibles sur le canal (lO) le
registre tampon de commande (4) transmet sur la ligne (13) un ordre de
transmettre un code de service -de remplissage c'est- -dire un code
FANION. Cet ordre arrive sur le generateux-de code.(5) qui, des qu'il
sera autorise par la ligne 22, c'est-a-dire des que le registre a
decalage (2) sera vide, transmettra sur la ligne (15) le code FANION.
Cette ligne (15) attaque l'etage de sortie (8) qui envoie le code
FANION sur la ligne de sortie (21).
Si le systeme emetteur de donnees desire emettre un code de service
ABANDON ou- un code de service INACTIF, il place l'ordre correspondant
sur la ligne (14). Cet ordre est retransmis au registre tampon de
commande (4) qui le memorise et l'envoie par la ligne (13) qui en
demande l'execution au generateur de code (5) qui transmet, dans les
conditions decrites precedemment, le code de service sur la ligne 15
vers l'etage de sortie (8) qui, a son tour, le transmet sur la ligne
(21).
La figure.6 est la representation schematique-d'un dispositif emetteur
suivant les enseignements de l'invention. Cette figure 6 se distingue
de la figure 5 par le fait que le bloc (5) et les liaisons (13), (15)
et (22) sont remplaces par le bloc (25) et les liaisons (23), (24),
(26) et (27).
Alors que le bloc generateur de codes (5) produit soit le code de
service de remplissage FANION soit l'un des codes de service ABANDON
ou INACTIF, le bloc generateur de noyau de code (25) produit la
configuration correspondant a un noyau de code de service c'est-a-dire
un bit egal a "ZERO" suivi de 6 bits egaux a "UN".
La liaison (23) qui relie la sortie 3 du registre tampon de commande
(4) a l'entree (1). du generateur de noyau (25) transporte la commande
d'ecriture d'un code de service etendu: c'est-a-dire d'un noyau de
code auquel seront ajoutes les N bits associes
La liaison (24) qui relie la sortie 4 du generateur de noyau de code
(25) a l'entree 5 du synchronisateur (3) sert a transmettre le signal
indiquant la fin de transmission du noyau de code.
La liaison (26) qui relie la sortie 3 du generateur de noyau de code
(25) a l'entree 2 de l'etage de sortie (8) sert a transmettre a ce
dernier les signaux produits par le generateur de code (25) a savoir
soit un code de service de remplissage en l'absence de donnees soit
l'emission d'un code de service.
La liaison (27) qui relie la sortie 2 du synchronisateur (3) a
l'entree 2 du generateur de noyau (25) sert a transmettre le signal
d'autorisation d'emettre un noyau de code ou un code de remplissage
FANION. Ce signal d'autorisation est donne par le synchronisateur
quand le dernier caractere ou le dernier code de service a ete
transmis.
En l'absence de donnees a transmettre et en l'absence de commande
d'emission de code de service le bloc generateur de noyau de code (25)
engendre des codes de service de remplissage qu'il place sur la ligne
(26). Cette ligne (26) transmet ces codes de remplissage a l'entree de
l'etage de sortie (8) qui a son tour les transmet sur la liaison (2l?.
Le code de remplissage est une combinaison choisie arbitrairement de n
bits qui font suite au noyau de code.
Dans les exemples qui seront presentes ci-apres la combinaison
arbitrairement choisie comporte n zeros consecutifs.
Quand le systeme emetteur de donnees desire transmettre des donnees,
il place sur le canal (10) ces donnees et sur la ligne (14) de
commande un signal indiquant que les donnees sont disponibles.
L'omnibus (10) de donnees charge le registre a decalage (2) et le
fonctionnement est identique a ce qui a ete explique a l'occasion de
la description de la figure 5.
Par contre, les choses different au niveau de 1 'emission des codes
service etendus. Comme il a ete explique precedemment les codes de
service etendus sont constitues d'un noyau auquel sont associes n
bits. Quand le systeme emetteur de donnees desire transmettre un code
de service etendu, il place la configuration des n bits associes sur
le canal (lO) de donnees et sur la ligne (14) de commande il place un
signal indiquant que la configuration placee sur l'omnibus (9) de
donnees est la configuration des n bits associes au noyau de code.
Cette commande est repercutee sur les lignes (12) et (23). La ligne
(23) commande au generateur de noyau de code (25) la production d'un
noyau de code. Ce noyau de code est transmis a l'etage de sortie (8)
par la ligne (26).
L'etage de sortie (8), a son tour, envoie le noyau de code sur la
ligne (21). Quand le generateur de noyau de code (25) a fini la
transmission du noyau, il en informe le synchronisateur (3) par la
ligne (24). Le synchronisateur (3) ainsi informe commande par la ligne
(16) le decalage du registre a decalage (2) qui a ete au prealable
charge en parallele par l'omnibus (10) de la configuration des N bits
associes. Cette commande de decalage provoque la transmissiondes N
bits sur la ligne (18) vers l'introducteur de zero (7).
Celui-ci par la ligne (20) transmet les N bits a l'etage de sortie t8)
qui;, a son tour, transmet ces N bits sur la ligne 21.
La figure 7 represente schematiquement un dispositif pouvant
fonctionner suivant les 2 modes: soit le mode HDLC standard, soit le
mode HDLC avec codes de service etendu enseigne par l'invention. Un
tel dispositif de conversion parallele serie que nous appellerons
"dispositif mixte" se distingue des dispositifs precedemment decrit
par
LE BLOC GENERATEUR DE CODES MIXTES (28) qui est un bloc capable de
fonctionner suivant l'un des 2 modes suivants soit le mode de
fonctionnement du bloc de generateur de codes
(5) de la figure 5, soit le mode de fonctionnement du generateur de
noyau due code (25) de la figure 6.Le choix de l'un ou de 11 autre
mode se fait par une commande sur la ligne (30) de definition de mode
LA LIGNE (30) DE DEFINITION DE MODE gui comme il vient d'etre dit sert
au dispositif emetteur de -donnees a definir le mode de -transmission
qu'il souhaite
LA LIGNE (29) sert a definir suivant le mode choisi soit la commande
de la transmission d'un code ABANDON ou d'un code INACTIF si c'est le
mode HnLC soit la commande de generation d'un noyau de code si c'est
le mode HDLC a code de service etendu
LA LIGNE (31) transporte le signal d'autorisation d'ecriture d'un code
de service en mode HDLC ou d'un noyau de code en mode HDLC a code de
service etendu.
Le fonctionnement de ce dispositif mixte se deduit aisement des
explications qui ont ete fournies a l'occasion des figures 5 et 6.
La figure 8 est une representation symbolique d'un systeme recepteur
suivant la procedure HDLC standard. Ce systeme comporte
- UN ETAGE D'ENTREE (40). Cet etage d'entree est une bascule a un
etage qui memorise au fur et a mesure de leur arrivee les impulsions
serie recues
- UN BLOC DE RESTITUTION DES DONNEES (41). Ce bloc est destine a
supprimer les ZERO qui ont ete inseres lors de l'emission. Comme il a
ete explique, des ZEROS sont inseres au moment de l'emission chaque
fois que a configuration des bits des donnees ressemble a un code
service. Ces "zero inseres sont a retirer lors de la reception pour
restituer l'information initiale
- UN REGISTRE A DECALAGE (42).Ce registre a decalage sert a stocker au
fur et a mesure de leur arrivee les bits constituant un caractere
- UN DETECTEUR DE CARACTERE (43). Ce detecteur de caractere sert a
determiner le moment ou un caractere de donnees entree a ete recu et
donc se trouve place dans le registre a decalage (42)
- UN BLOC DE RECONNAISSANCE DES CODES DE SERVICE (44). Ce bloc sert a
reconnaitre l'arrivee des codes de service a en signaler la nature au
dispositif situe en aval
- UN REGISTRE DE SORTIE (45) qui sert a memoriser un caractere de
donnees recu afin de permettre au dispositif situe en aval d'avoir le
temps de prendre en compte le caractere recu
- UNE LIGNE D'ARRIVEE (46). Cette ligne sert a amener au dispositif
les bits recus en serie ainsi que le signal d'horloge qui leur est
associe.Cette ligne alimente l'entree 1 de l'etage d'entree (40)
- UNE LIGNE DE DISTRIBUTION (47). Cette ligne distribue le bit
memorise dans l'etage d'entree (40) ainsi que le signal d'horloge qui
definit le synchronisme du bit memorise. Cette ligne est alimentee par
la sortie 2 de l'etage d'entree (40) et elle alimente a son tour
l'entree 1 du bloc de restitution des donnees (41), l'entree 2 du
registre a decalage (42), entree 1 du bloc detecteur de caractere (43)
et l'entree 1 du bloc de reconnaissance des codes de service (44)
- UNE LIGNE DE COMMANDE DE RETRAIT DE ZERO (48) qui sert a interdire
l'introduction de zero insere a l'emission dans le registre a decalage
(42). Cette ligne relie la sortie 2 du bloc de restitution de donnees
a l'entree 1 du registre a recalage (42).Elle alimente egalement
l'entree 5 du bloc detecteur de caractere (43)
- UNE LIGNE DE COMMANDE DE TRANSFERT DANS LE REGISTRE DE
SORTIE (49). Cette ligne sert, quand un caractere complet se trouve
contenu dans le registre a decalage (42), a commander le transfert du
caractere contenu dans ce registre dans le registre de sortie (45) Od
il pourra etre preleve par les circuits situes en aval. Cette ligne
relie la sortie 2 dru bloc detecteur de caractere (43) a l'entree 3 du
registre de sortie (45)
- UNE LIGNE D'AUTORISATION DE PRELEVEMENT (50) (designee aussi par DRC
qui est l'abreviation de l'anglais DATA
RECEIVED) qui indique aux circuits situes en aval qu'un caractere est
disponible dans Je registre de sortie (45) et que ce caractere peut
etre preleve.Cette ligne est alimentee par la sortie 3 du bloc
detecteur de caractere (43)
- UNE LIGNE DE DEFINITION DE DEBUT DE TRAME (51). Cette ligne sert a
signaler au bloc- detecteur de caractere (43) qu'une trame peut
commencer etqu'il peut recevoir le premier bit du premier caractere de
la trame. Pour memoire, le debut de trame est constitue par le premier
bit qui suit le dernier bit (qui est un bit ZERO) d'un code FANION si
ce dernier n'est pas suivi d'un autre code de service. Cette ligne
relie la sortie 2 du bloc de reconnaissance des codes de service
(44) a l'entree 4 du bloc detecteur de caractere (43)
- UNE LIGNE D'ALERTE FANION (52) designee aussi par FLG (abreviation
de l'Anglais FLAG). Cette ligne indique aux circuits situes en aval
qu'un code de service FANION vient d'etre recu.Cette ligne est
alimentee par la -sortie 3 du bloc de reconnaissance des codes de
service (44)
- UNE LIGNE D'ALERTE ABANDON (53) designee aussi par ABT (abreviation
de l'anglais ABORT). Cette ligne indique aux circuits situes en aval
qu'un code de service ABANDON vient d'etre recu. Cette ligne est
alimentee par la sortie 4 du bloc de reconnaissance des codes de
service (44)
- UNE LIGNE D'ALERTE INACTIF (54) designe aussi par IDL (abreviation
de l'anglais IDLE). Cette ligne indique aux circuits situes en aval
qu'un code de service INACTIF vient d'etre recu. Cette ligne est
alimentee par la sortie 5 du bloc de reconnaissance des codes de
service (44).
Les signaux serie (designes par RSD abreviation de l'anglais
RECEIVED SERIAL DATA) sont recus sur la liaison (46). Ces signaux
comprennent des bits associes a un signal d'horloge qui permet
d'echantillonner ces bits. Ces dits signaux arrivent sur l'entree 1 de
l'etage d'entree (40). La sortie 2 de cet etage d'entree alimente la
ligne de distribution (47).
Cette ligne de distribution (47) alimente a son tour
- LE BLOC DE RECONNAISSANCE DES CODES DE SERVICE (44). Ce bloc (44)
surveille la configuration des bits recus afin de reperer les codes de
service qui sont incorpores dans les signaux recus. Chaque fois que'le
bloc (44) identifie un code de service, il le signale aux dispositifs
utilisateurs situes en aval en utilisant la ligne d'alerte (52 ou 53
ou 54) correspondant au code de service identifie. Par ailleurs, le
bloc (44) par la ligne (51) informe le detecteur de caractere qu'il a
reconnu un code de service,
- LE BLOC DETECTEUR DE CARACTERE (43). Ce bloc (43) compte les bits
recus afin de determiner le moment a un caractere entier est contenu
dans le registre a decalage (42). Le detecteur de caractere (43) est
remis a zero par la ligne
(51) car en effet, le comptage des bits de caracteres se fait
immediatement derriere un code de service FANION; cette ligne (51)
effectue donc la remise a zero au moment de la detection d'un code
FANION. Par ailleurs, le detecteur de caractere
(43) recoit sur son entre 5 un signal vehicule par la liaison (48) qui
est un signal d'interdiction de comptage cette interdiction de
comptage a lieu chaque fois qu'un zero insere au moment de l'emission
est reconnu par le bloc de restitution des donnees.Quand un caractere
a ete reconnu, le bloc detecteur de caractere (43) envoie sur la ligne
(49) un ordre de transfert du contenu du registre a decalage (42) dans
le registre de sortie (45) et sur la ligne (5D) un signal
d'autorisation de prelevement (designe pa DRC abreviation de l'anglais
DATA RECEIVED) a destination des circuits utilisateurs situes en aval,
- LE REGISTRE A DECALAGE (42). Ce registre a decalage (42) sert a
stocker les bits recus en serie afin de pouvoir restituer en parallele
les caracteres recus.Au fur et a mesure que les bits sont recus sur
entree (2) -ceux-ci sont introduits dans le registre a decalage
l'exception des bits dont l'introduction est interdite par la ligne
(48). Ces bits interdits correspondent aux zeros inseres au moment de
l'emission et ils ont ete detectes par le bloc de restitution des
donnees (41). Ce registre a decalage (42) est connecte en parallele
par le canal (55) avec le registre de sortie (45) le contenu du
registre a decalage (42) est transf-ere dans le registre de sortie
(45) par la commande de transfert vehiculee par -la ligne (49) et
envoyee par le bloc detecteur de caractere (43),
- LE BLOC DE RESTITUTION DES DONNEES (41).Ce bloc de restitution des
donnees (41) determine les zeros qui ont ete inseres au moment de
l'emission. Quand ce bloc (41) reconnatt un bit ZERO a la suite d'une
serie cinq bits UN consecutifs, ce zero est considere comme un ZERO
INSERE et il doit etre ignore. Pour cela, le bloc (41) envoie sur la
ligne 48 une commande de retrait du zero.
La figure 9 est une representation schematique d'un systeme de
reception permettant, conformement a la presente invention, une
transmission avec un nombre etendu de codes de service.
Sur cette figure' 9, il apparat un certain nombre de blocs et de
lignes inchanges par rapport a ceux de la figure 8 qui represente
l'etat de la technique. Les blocs inchanges sont les blocs (40), (41),
(42) et (45). Les lignes inchangees sont les lignes (46), (47), (48),
(49), (50), (55). Ces blocs et ces -lignes inchanges conservent les
memes fonctions que pour la figure 8.
Par contre, les blocs suivants sont differents
- LE BLOC DE DETECTION DE CARACTERE OU DES BITS ASSOCIES (60). Ce bloc
(60) est un bloc qui assure le comptage des bits recus. Les bits sont
recus sur l'entree 1 qui est raccordee a la ligne de distribution
(47). Dans le cas ou le bloc (60) recoit un caractere de donnees le
fonctionnement est identique a celui qui a ete decrit a l'occasion du
bloc (43) de la figure 8. Dans le cas ou le caractere recu est un
noyau de code avec n bits associes, le compteur de bits est remis a
zero par la ligne (58) qui signale la detection d'un noyau de code.
Ensuite, le compteur compte le nombre de bits correspondant au nombre
de bits associes au noyau de code.
Une fois ce compte atteint, il envoie d'une part par la ligne
(59) un signal d'alerte signalant qu'un noyau et ses bits associes ont
ete recus et par la ligne (49) il commande le transfert des bits
associes contenus dans le registre a decalage (42) dans le registre de
sortie (45). Le signal envoye sur la ligne (59) est designe par
l'appellation FPDR (abreviation de l'anglais FLAG NUCLEUS PLUS DATA
RECEIVED).
Le compteur est remis a zero des que les bits associes au noyau de
code ont ete tous recus et par consequent le compteur se trouve pret a
compter les bits du caractere suivant.
- LE BLOC DE RECONNAISSANCE DE NOYAU (57). Ce bloc (57) recoit sur son
entree 1 les bits distribues par la ligne de distribution (47). I1
effectue la reconnaissance des noyaux de code. Quand un noyau de code
est reconnu, il envoie par la ligne (58) un signal de fin de noyau de
code.
Les lignes differentes sont les suivantes.
- LA LIGNE (58) qui relie la sortie 2 du bloc de reconnaissance de
noyau (57) avec l'entree 4 du bloc detecteur de caracteres et de bits
associes au noyau de code (60). Cette ligne (58) indique au bloc
detecteur (60) Je moment a un noyau de code se termine afin de
remettre a zero le compteur de bit du bloc detecteur (60)
- LA LIGNE (59) D'ALERTE "CODE RECRU qui est alimentee par la sortie 6
du bloc detecteur (60) et qui fournit aux circuits d'exploitation
situes en aval le signal d'autorisation de prelever. les bits associes
au code dans le registre de sortie (45). Le signal delivre est designe
par
FPDR (abreviation de l'anglais FLAG NUCLEUS PLUS DATA
RECEIVED).
La figure 10 represente schematiquement un systeme de reception mixte
pouvant fonctionner suivant 2 modes: un mode de fonctionnement du type
HDLC standard et un mode de fonctionnement du type HDLC avec codes de
service etendu. Le changement de mode se fait par envoi d'un signal de
commande sur une ligne appropriee (67) designee par E.M. (abreviation
de l'anglais EXTENDED MODE).
Cette figure se distingue des figures 8 et 9 par
- LE MODULE (61) qui est un module complexe de detection de caractere
de donnees ou de bits associes a un noyau. Ce module (61) peut soit
detecter la fin d'un caractere uniquement soit detecter la fin d'un
caractere ou la fin d'une configuration de bits associes. L'un ou
I'autre des fonctionnements est choisi par- les commandes transmises
par la liaison (68).Ce module comporte: une entree 1 qui recoit les
signaux de la ligne de distribution (47) une entree 4 qui recoit par
la ligne (68) l'indication du debut de comptage c'est-a-dire
I'indication'du debut d'un caractere ou d'un debut de bits associes
une entree 5 alimentee par la ligne (48) qui indique la presence de
zero retire et donc a ne pas compter une sortie 2 qui alimente la
ligne (49) avec un signal de commande de transfert du contenu du
registre a decalage (42) dans le registre de sortie (45) une sortie 3
qui alimente la ligne (50) avec un signal d'autorisation de
Prelevement par les circuits situes en aval, du contenu du registre de
sortie (45) une sortie 6 qui fournit sur la ligne (63) un signal
d'indication de la reception d'un noyau de code
- LE MODULE (62) de reconnaissance des codes de service ou des noyaux
de code. Ce module (62) peut detecter et reconnattre soit l'arrivee
d'un code de service, soit l'arrivee d'un noyau de code-. Ce module
comportas:: une entree 1 qui est alimentee par la ligne de
distribution (47) une sortie 2 qui fournit sur la liaison (68)
l'indication du debut d'un caractere ou le debut d'une configuration
de bits associes une sortie 3 qui alimente la ligne (64) avec le
signal d'indication de reception d'un code FANION si c'est le cas une
sortie 4 qui alimente la ligne (65) avec le signal d'indication de
reception d'un code ABANDON si c' est le cas une sortie 5 qui alimente
la ligne (66) avec le signal d'indication de reception d'un code
INACTIF Si c'est le cas. les lignes (50), (63), (64), (65), (66) qui
sont destinees a informer les circuits utilisateurs situes en aval
. la ligne (67) qui permet de definir le mode de fonctionnement du
dispositif: mode HDLC standard ou mode
HDLC a fonctions de service etendues ia ligne (68) qui permet au
module (62) de reconnaissance des codes de service et des noyaux de
-code de definir au module (61) de detection de caracteres ou de bits
associes a un noyau slil doit compter un caractere ou compter des bits
associes.
Le fonctionnement de ce systeme decoule des explications qui ont ete
fournies a l'occasion des figures 8 et 9.
La figure 11 represente le schema d'un dispositif d'emission,
satisfaisant aux exigences du Standard HDLC. Ce dispositif sera appele
par la suite CONVERTISSEUR. PARALLELE-SERIE
D'EMISSION POUR HDLC CONVENTIONNEL ou plus simplement
CONVERTISSEUR HDLC -STANDARD. Ce schema, comme les schemas suivants,
utilise les symboles graphiques pour- scmas electriques definis dans
la NORME FRANCISE NF C 03-108
Chapitre: OPERATEURS LOGIQUES BINAIRES (voir egalement
PUBLICATION 117-15 de la COMMISSION ELECTROTECHNIQUE
INTERNATIONALE: SYMBOLES GRAPHIQUES RECOMMANDES: OPERATEURS
LOGIQUES BINAIRES). Par ailleurs, le signal asterisque (*) qui suit
les appellations logiques signifie que les signaux correspondant sont
des signaux complementaires (inversion logique).
Le convertisseur HDLC standard comporte:
- UNE BASCULE (100) qui est une bascule de type D. Cette bascule
comporte: une entree D qui recoit le signal de commande ABID
(abreviation de l'anglais (ABORT/IDLE) une entree d'horloge qui recoit
le signal d'horloge TC
(abreviation de l'anglais TRANSMITTER CLOCK) une sortie normale
(sortie Q) qui delivre le signal AI qui est la memorisation de
l'echantillonnage du signal ABID par le signal d'horloge TC une sortie
inverse (sortie Q*) qui delivre le signal
AI* qui est le signal complementaire du signal precedent
- UNE BASCULE (101) qui est une bascule du type D.Cette bascule
comporte une entree D qui recoit le signal de commande DAV
(abreviation de l'anglais DATA AVAILABLE)
. une entree d'horloge qui recoit le signal d'horloge TC une sortie
normale (sortie Q) qui delivre le signal
DAV1 qui est la memorisation de l'echantillonnage du signal
DAV par le signal d'horloge TC
- UN CONDITIONNEUR (102) a deux entrees et une sortie normale une
entree qui recoit le signal AI emis par la bascule (100) une entree
qui recoit le signal ES emis par le conditionneur (112)
. la sortie normale fournit le signal AIG abreviation de l'anglais AI
GATED)
- UN CONDITIONNEUR (103) a trois entrees et une sortie normale ne
entree qui recoit le signal AI* emis par la bascule (100) une entree
qui recoit le signal DAV1 emis par la bascule (101) une entree qui
recoit le signal ES emis par le conditionneur (112)
. la sortie normale fournit le signal DAVG (abreviation de l'anglais
DAV GATED)
- UN MELANGEUR (104) a trois entrees dont une conditionnee et une
sortie normale une entree conditionnee qui effectue le conditionnement
entre Je signal DL (abreviation de l'anglais
DATA LOADED) et le signal C3A* (abreviation de l'anglais
COUNT OE 3 IN COUNTER A NOT).Le signal DL est issu de la bascule (105)
et le signal C3A* est issu du convertisseur binaire octal (107) une
entree qui recoit le signal AIG emis par la bascule (102) une entree
qui recoit le signal DAVG emis par la bascule (103)
. la sortie fournit le signal DL1
- UNE BASCULE (105) de type D. L'entree de cette bascule est alimentee
par le signal DL1 delivre par le conditionneur (104). Le signal
d'horlogeest le signal TC. La sortie de la bascule (105) est le signal
DL (abreviation de l'anglais DATA
LOADED).Ce signal DL est un signal d'acquittement destine aux circuits
situes en amont. I1 signifie pour ces circuits amont que le
convertisseur a pris en compte l'octet qui etait place sur les entrees
TD0, TD1, TD2, TD3, TD4, TD5, TDS et
TD7 et que le caractere suivant peut y etre place a son tour.
- UN COMPTEUR BINAIRE CTRA (abreviation de -l'anglais
COUNTER A) d'une capacite de huit (106). Ce compteur compte les
signaux d'horloge TC a condition que le signal IZ* (abreviation de
l'anglais INSERT ZERO *) soit haut. Ce signal
IZ* est bas chaque fois que le convertisseur insere un zero dans la
chaine des bits de donnees afin d'assurer la transparence des donnees
vis-a-vis des codes de service. Il peut etre donc etre dit que ce
compteur sert a reperer les bits transmis. I1 comporte trois cellules
binaires de comptage designes par 1, 2, 4. Les sorties de; ces
cellules de comptage sont reliees respectivement aux 3 entres du
convertisseur binaire-octal (107)
- UN CONVERTISSEUR BINAIRE-OCTAL (107). Ce convertisseur (107) recoit
sur ses 3 entrees les poids 1, 2 et 4 du compteur CTRA (106) et
delivre en sortie trois signaux le signal CZA (abreviation de
l'anglais COUNT OF ZERO
IN COUNTER A). Ce signal CZA indique que -le contenu du compteur CTRA
(106) est egal a zero le signal C3A* (abreviation de l'anglais COUNT
OF 3 IN
COUNTER A *). Ce signal C3A* indique, puisque c'est un signal
complementaire, les periodes ou le contenu du compteur CTRA (106)
n'est pas egal a 3~~ le signal C7A (abreviation de l'anglais COUNT OF
7 IN
COUNTER A).Ce signal C7A indique que le contenu du compteur
CTRA (106) est egal a 7
- UN MELANGEUR (108) comportant une entree simple et une entre comd
ionnee. Sur l'entree simple arrive le signal-AIG delivre pawr le
conditionneur (102) et le signal SA
(abreviation de l'anglais STORED AIG) delivre par la bascule de type D
(109). Ce melangeur (108) comporte une sortie directe qui delivre le
signal AIG1 (abreviation de l'anglais
ABORT IDLE GATED 1)
- UNE BASCULE DE TYPE D (109). Cette bascule (1O9) recoit sur son
entree D le signal AIG1 emis par le conditionneur
(108) et sur son entree de synchronisation le signal d'horloge
TC.Cette bascule (109) comporte deux sorties: une sortie directe SA
(abreviation de l'anglais STORED AIG) qui memorise l'apparition du
signal AIG et une sortie inverse SA* qui a la signification
complementaire.
- UNE BASCULE DE TYPE D (110). Cette bascule (110) recoit sur son
entree D le signal SA issu de la bascule (109) et sur son entree de
synchronisation le signal d'horloge TC. Cette bascule (110) comporte
une sortie inverse qui delivre un signal SAD* (abreviation de
l'anglais SA DELAYED *). Ce signal SAD* a la signification
complementaire du signal SA et se produit avec une periode d'horloge
TC de retard
- UN CONDITIONNEUR (111) comportant deux entrees. Chaque entree est un
melangeur A 2 voies. La premiere entree comporte le melange du signal
SAD* emis par la bascule (110) et du signal SA* emis par la bascule
(109). La deuxieme entree comporte le melange du signal CZA et du
signal C7A qui sont emis tous les deux par le convertisseur
binaire-octal (107).La sortie de ce conditionneur (111) est une sortie
inverse qui delivre le signal FAI (abreviation de l'anglais
FLAG, ABORT, IDLE). Ce signal FAI indique que la transmission concerne
l'envoi d'un code de service et alimente la deuxieme entree du
melangeur (121)
- UN CONDITIONNEUR (112) comportant deux entrees simples et deux
sorties: une sortie directe et: une sortie complementaire. Une entree
recoit le signal C7A emis par le convertisseur binaire octal (107) et
l'autre entree recoit le signal IZ1* (abreviation de l'anglais INSERT
ZERO 1 NOT) emis par le conditionneur (120). La sortie directe emet le
signai
ES (abreviation de l'anglais END OF STRING) qui indique qu'un
caractere a ete completement transmis.La sortie inverse emet le signal
complementaire ES*
- UN MELANGEUR (113) comportant, une entree simple, une entree
conditionnee et une sortie. L'entree conditionnee recoit le signal DS
(abreviation de l'anglais DATA SEQUENCE) emis par la bascule (114) et
le signal ES* emis par le conditionneur (112). L'entree simple recoit
le signal DAVG emis par le conditionneur (103). La sortie delivre le
signal
DAVG1
- UNE BASCULE DE TYPE D (114). Cette bascule bistable (114) recoit sur
son entree D le signal DAVG1 delivre par le conditionneur (113) et sur
son entree de synchronisation le signal d'horloge TC. Cette bascule
(114) comporte deux sorties: une sortie directe et une sortie
complementaire. La sortie directe delivre le signal DS (abreviation de
l'anglais
DATA SEQUENCE) qui indique que les operations en cours concernent la
transmission d'un caractere de donnees.La sortie inverse delivre le
signal complementaire DS*
- UN REGISTRE PARALLELE-SERIE (116) TIR (abreviation de l'anglais
TRANSMITTER INPUT REGISTER). Ce registre comporte huit cellules
bistables de type D placees sous le controle et la commande d'une tete
de registre. Cette tete de registre comporte une entree de validation
du chargement en parallele des huit cellules D designee par G1 (PE)
(abreviation de GATE 1 PARALLEL ENABLE). Cette entree recoit le signal
ES qui est emis par le conditionneur (112).Quand ce signal est actif,
il y a chargement des huit cellules par les huit bits de donnees DO,
D1, D2, D3, D4, D5, D6 et D7 qui ont ete places sur les bornes TDO,
TD1, TD2, TD3, TD4, TD5, TD6 et TD7 par les circuits places en amont
. une entree de validation du decalage en serie des huit cellules D
designee par SE (abreiation de l'anglais SHIFT
ENABLE). Cette entree recoit le signal IZ2* qui est emis par la
bascule (122) une entree de synchronisation- C2 (abreviation de
l'anglais CLOCK 2).Dans chaque cellule a ete porte l'indication 1,2D
ce qui signifie que la cellule est de type D, que son entree est
conditionnee par le conditionneur 1
(G1) et synchronisee par l'horloge 2 (C2).
Ce registre- (116) a une sortie serie designee par SD
(abreviation de l'anglais SERIAL DATA). Par cette sortie, les bits
constituant l'octet de donnees sont transmis en serie au fur et a
mesure de l'arrivee des signaux de synchronisation
TC et ceci sous reserve que le signal place a l'entree G1
(PE) ne soit pas actif c'est-a-dire ne demande pas un chargement
parallele comme il a ete explique ci-dessus car le chargement en
parallele l'emporte sur la commande de decalage
- UN COMPTEUR BINAIRE CTR.B (117) qui est un compteur a 2 cellules
binaires (1 et 2) et qui contient son propre decodeur
binaire-quaternaire. La remise a zero des 2 cellules
(1 et 2) est obtenue par l'action conjuguee du signal logique
ZERO placee a leur entree (designe par L.O qui est l'abreviation de
l'anglais LOGICAL 0) et du signal SD2* place sur l'entree PE (PARALLEL
ENABLE) de la tete de controle du compteur (117). Le signalSD2* est
issu du melangeur (121j.
Les cellules comptent les signaux d'horloge TC quand l'entree + 1 est
validee par le signal DS. Le signal DS est emis par la bascule (114).
Le compteur CTR.B (117) produit un signal de sortie C3B (abreviation
de l'anglais COUNT OF 3 IN CO
B) qui est haut quand le compteur a compte 3 signaux de
synchronisation TC
- UN CONDITIONNEUR (118) a 2 entrees et une sortie normale. Une des
entrees recoit le signai IZ2* qui est emis par la bascule (122) et
l'autre entree recoit le signal'SD emis par la sortie du registre
parallele-serie (116).La sortie du conditionneur (118) produit le
signal SDI
- UNE BASCULE (119) qui est une bascule de type D. Cette bascule (119)
recoit sur son entree D le signal C3B qui est produit par le compteur
CTR.B (117) et sur son entree de synchronisation le signal d'horloge
TC. Cette bascule (119) produit a sa sortie un signal C3BD qui est la
memorisation du signal C3B
- UN CONDITIONNEUR (120) A 2 entrees et a 2 sorties (1 directe et 1
inverse). La premiere entree recoitWle signal
C3BD issu de la bascule (119) et la deuxieme entree recoit Je signal
SD1 issu du conditionneur (118). Ce conditionneur (120) emet sur sa
sortie directe le signal IZ1 (abreviation de l'anglais INSERT ZERO 1)
qui indique la necessite d'inserer un zero en serie dans les donnees
pour assurer leur transparence et sur sa sortie inverse le signal
complementaire IZ1*
- UN MELANGEUR (121) a 2 entrees conditionnees et a 2 sorties (1
directe et 1 inverse). La premiere entree conditionnee recoit les
signaux DS et SD1. Le signal DS est issu de la bascule (114) et le
signal SD1 provient du conditionneur (118). La deuxieme entree
conditionnee recoit les signaux FAI et DS*. Le signal FAI vient du
conditionneur
(lil) et le signal DS* emane de la bascule (114).Ce melangeur (12t)
produit le signal direct SD2 sur sa sortie directe et le signal SD2*
sur sa sortie inverse
- UNE BASCULE (122) de type D. Cette bascule (122) recoit sur son
entree D le signal IZ1-issu du -conditionneur (120) et sur son entree
de synchronisation le signal d'horloge TC.
Cette bascule (122) a une seule sortie qui est une sortie inversee et
qui delivre le signal IZ2* (abreviation de l'anglais INSERT ZERO 2
NOT). Ce signal est actif quand il n'y a pas d'operatjon d'insertion
de zero parmi les bits de donnees
- UNE BASCULE (123) de type D. Cette bascule recoit sur son entree D
le signal SD2 issu du melangeur (121) et sur son entree de
synchronisation -le signal d t horloge TC. Cette bascule (123) a une
seule sortie directe qui transmet le signal TSD less than abreviation
de l'anglais TRANSMITTED SERIAL DATA).
Ce signal TSD est le signal serie a transmettre sur la liaison.
Le convertisseur parallele-serie represente sur la figure 11
fonctionne de la facon suivante.
Quand les circuits situes en amont veulent transmettre une- trame, ils
placent-le premier octet de la trame a l'entree du registre d'entree
TIR (116): les 8 bits de l'octet TD0 a TD7 sont places en parallele
sur les entrees correspondantes du registre (116). Quand ces bits TDO
a TD7 sont stabilises les circuits amont previennent le -
convertisseur parallele serie que ces bits sont disponibles en
envoyant le signal DAV. Ce signal DAV est memorise dans le registre
(101) qui delivre le signal DAV1. Ce signal DAV1 place a l'entree du
conditionneur (103) ne traversera ce conditionneur (103) que si aucune
demande de code de service ABORT ou IDLE. n'est pendante
(signal AI*) et si la transmission du caractere precedent est terminee
(signal ES).Si ces deux conditions sont satisfaites, le conditionneur
(103-) delivre le signal DAVG.
Ce signal DAVG arrive d'une part sur le elangu (104) ou il cree le
signal DL1. Ce signal DL1 attaque l'entree de la bascule (105). Cette
bascule memorise ce signal DL1 et fournit le signal DL. Ce signal DL
est reintroduit dans le conditionneur (104) ou il est conditionne par
Je signal C3A*
: c'est-a-dire que le signal DL retombera quand le compteur
CTRA (106) (signal C3A*) aura atteint le compte 3. Ce signal
DL est le signal d'acquittement qui permet au convertisseur
parallele-serie de faire connaitre aux circuits amont que le caractere
a ete pris en compte. Par ailleurs, le signal DAVG attaque le
melangeur (-113) ob il produit le signal DAVG1. Ce signal DAVG1 entre
dans la bascule (114) ou il est memorise en produisant le signal DS et
son complement DS*.Le signal
DS est introduit dans le melangeur (113) ou il est conditionne par le
signal ES*. C'est a dire que le signal DS est memorise jusqu'a ce que
le signal ES* soit bas. Le signal
ES* produit par le melangeur (112) est bas quand le compteur
CTR A (106) (signal C7A) a compte 8 bits c'est-a-dire que le caractere
est totalement transmis et que par ailleurs (signal
IZ1*) l'insertion d'un zero n'est pas en cours. Ceci termine la
sequence de prise en compte de la demande DAV de transmission du
premier octet de 1a trame.
Pendant la meme periode, le convertisseur parallele-serie deroule la
sequence de traitement du premier octet de la trame. Le caractere
precedent etant transmis, il y a production du signal de fin de
sequence ES par le melangeur
(112). Ce signal ES attaque l'entree G1 (PE) du registre TIR
(116) ce qui provoque le chargement en parallele des bits de donnees
DO a D7 dans les 8 cellules du registre TIR (116).
Cette phase terminee, les cellules vont etre transferees en serie par
les impu-Isions d'horloge TC arrivant sur l'entree
C2 de synchronisation sous reserve que le signal IZ* place sur
l'entree de validation de decalage (SE) soit haut, c'est-a-dire que
l'insertion d'un zero ne soit pas en cours.
Les bits sont transmis en serie sur la ligne SD au fur et a mesure de
leur decalage. La ligne SD alimente le conditionneur (118) qui n'est
ouvert que si le signal IZ2* est haut c'est-a-dire qu'il n'y a pas une
operation d'insertion de zero en cours. La sortie SDI du conditionneur
(118' alimente une des entrees conditionnees du melangeur
(121). Cette entree conditionnee conditionne le passage du signal SD1
par la presence du signal DS. Ce signal a ete vu dans la sequence
precedente: il signifie qu'une cqmmande DAV de transmission du premier
octet a ete recue.Si cette commande a bien ete recue et prise en
compte, le melangeur
(121) transmet le signal SD2 a l'entree D de ia bascule (123) qui
memorise pour une periode d'horloge TC le signai serie
SD2. La sortie de cette bascule (123) alimente la liaison serie TSD
qui est la liaison de transmission. Il apparait ainsi que les bits du
premier octet sont transmis, suivant le mecanisme decrit, en serie sur
la liaison TSD a l'exception des periodes d'horloge TC ou une
insertion- de zero s'est averee necessaire.
Il va etre vu maintenant le mecanisme d'insertion des zero.
I1 a ete decrit precedemment la configuration des bits constituant les
codes de service. En particulier, ces codes de service sont
remarquables par la presence d'un noyau constitue d'un bit zero, suivi
de 6 bits UN consecutif. Or, il peut arriver, par pure coincidence,
que la configuration des bits de donnees reproduise a un moment la
configuration d'un noyau ou meme d'un code de service entier. Pour
pallier les inconvenients de cette situation, il est introduit dans le
convertisseur parallele serie un dispositif dit de maintien de la
transparence des donnees. Ce dispositif de maintien de la transparence
des donnees assure sa fonction en inserant un zero entre deux bits de
donnees chaque fois qu'il rencontre un groupe de 5 bits consecutifs
egaux a un.La partie centrale du dispositif de la transparence de
donnees est constituee par le compteur CTRB (117). Ce compteur CTRB
(117) est remis a zero par l'arrivee du signal SD2* sur son entree PE.
Ce signal est produit par la sortie inverse du melangeur (121).
L'arrivee du signal SD2* sur l'entree PE provoque le chargement en
parallele des 2 cellules du compteur CTRB (117) de la valeur designee
par L.O (abreviation de l'anglais LOGICAL ZERO) qui est la valeur
ZERO. Ensuite, le compteur CTR-B (117) compte les signaux d'horloge TC
places sur son entree de comptage aussi longtemps que le signal DS
place sur son entree de conditionnement (+1) est egal a un. Or, ce
signal DS reste a
UN aussi longtemps que le caractere n'a pas ete totalement transmis.
Quand le contenu du compteur CTRB (117) est egal a trois, ce compteur
CTR-B (117) delivre le signal C3B. Ce signal C3B est transmis a la
bascule (119) qui le memorise et delivre a sa sortie le signal C3BD
(abreviation de l'anglais
COUNT OF 3 IN COUNTER B DELAYED). Ce signal C3BD attaque une entree du
conditionneur (120) dont l'autre entree est raccordee au signal SD1.
Ce signal SD1 est egal a UNE si le bit de donnee a transmettre a cet
instant la est egal a UN.
Si cette condition est acquise le conditionneur (120) porte a la
valeur UN sa sortie directe IZ1 et a la valeur ZERO sa sortie inverse
ZIZI*. La sortie directe IZ1 attaque la bascule (122) qui le 'memorise
en produisant a sa sortie inverse le signal IZ2*. Ce signal IZ2* va
d'une part interdire le decalage du registre a decalage (116) et
d'autre part, fermer le conditionneur (118). La sortie inverse Izl* de
la bascule (120) va d'une part fermer le conditionneur (112), d'autre
part interdire le comptage du compteur CTR.A (106).Le signal
IZ2* en interdisant donc le decalage du registre A decalage
TIR (116) empeche -la propagation du bit de donnees correspondant et
en fermant le conditionneur (113) introduit un signal SD1 egal a ZERO
dans la channe des donnees. Un bit
ZERO a bien ete insere dans les donnees. Quand le dernier bit du
premier caractere de la trame a ete totalement transmis et
eventuellement le zero insere qui peut le suivre, le signal
ES passe a ZERO et le processus qui vient d'etre decrit se produira
successivement pour tous les caracteres de la trame.
Quand les circuits situes en amont veulent transmettre un code de
service ABANDON, ils envoient- un signal ABID a l'entree de la bascule
(100). Ce signal est memorise dans- la bascule (100) qui produit sur
sa sortie directe le signal AI et sur sa sortie inverse le signal AI*.
Le signal AI* vient fermer le conditionneur (103) empechant ainsi la
propagation d'une demande erronee d'un signal DAV1. Le signal AI
attaque le conditionneur (102) en condition avec le signal ES. Ce
signal ES n'est haut que lorsque le dernier bit du caractere precedent
a ete transmis. Si cette condition est satisfaite, le conditionneur
(102) produit le signal de sortie AIG.Ce signal AIG attaque d'une part
le melangeur (104) qui a son tour attaque le bistable (105) pour
produire le signal d'acquittement DL comme il a ete explique a
l'occasion de la transmission du premier caractere de donnees.
Les circuits amonts doivent, s'ils veulent envoyer un code
ABANDON, utiliser le signal d'acquittement DL pour faire cesser le
signal de commande ABID avant que le contenu du compteur CTRA (106)
n'ait atteint le nombre SEPT sous peine d'entamer un nouveau cycle
caractere et produire un signal
INACTIF comme il est explique plus loin a propos de la figure 13.
Par ailleurs, le signal AIG attaque le melangeur (108) qui produit a
sa sortie le signal AIG1. Le signal AIG1 attaque a son tour la bascule
(109) qui produit sur sa sortie directe le signal SA qui signifie que
la sequence en cours ne concerne pas des donnees et sur sa sortie
inverse le signal SA*.
Le signal SA attaque l'entree du bistable (110) qui produit sur sa
sortie inverse le signal SAD*. Le signal SA* attaque le conditionneur
(111) qui comporte deux entrees comportant chacune un melangeur a deux
entrees. Ce signal SA* est melange avec le signal SAD* sur la premiere
entree. La deuxieme entree du conditionneur effectue le melange des
signaux CZA et C7A. Pour bien comprendre le fonctionnement de ce
conditionneur (111) il faut ecrire l'equation qui regit son
fonctionnement a savoir
FAI = (C7A + CZA). (SA + SAD)
En utilisant la relation de MORGAN cette equation s'ecrit
FAI = (C7A + CZA) + (SA-+ SAD) or en appliquant de nouveau la relation
de MORGAN sur le 2eme terme on obtient
SA + SAD = SA. SAD Ce qui donne finalement 11 equation
FAI = (C7A + CZA) + (SA.SAD)
La premiere expression (C7A + CZA) represente un signal qui est bas
quand le compteur CTRA (106) contient le nombre sept ou le nombre
zero. Ou, autrement dit,- ce signal est haut pendant les periodes ou
le contenu du compteur CTRA (106) varie de 1 a 6. Le signal FAI est
donc toujours haut pendant ces periodes qui representent precisement
les periodes ou sont situes les bits WUN" des noyaux de code. Le
signal FAI alimente la premiere voies de la deuxieme entree du
melangeur (121). Cette premiere voie est conditionnee par le signal
DS*. I1 apparat donc qu'en l'absence de donnee (signal DS absent,
signal DS* present) la sequence de signaux SDS sera un bit egal a zero
suivi de 6 bits egaux a un puis d'un huitieme bit egal a zero. Ceci
est precisement Je code de remplissage.Donc en l'absence de toute
sollicitation de la part des circuits amont le dispositif emet
systematiquement des codes de remplissage.
La deuxieme expression (SA. SAD) intervient quand les circuits
amont-demandent l'envoi d'un signal ABORT ou IDLE.
Cette requete se traduit par l'emission de la commande ABID.
Cette commande~provoque la generation en cascade des signaux
AI puis AIG puis AIG1-qui, a son tour, donne le signal SA. Le
chronologie du signal SA est representee sur les figures 12 et 13. Le
signal SA devint haut a la phase 0 (contenu du compteur CTRA = 0). Ce
signal SA retombe a la phase 7 (contenu du compteur CTRA = 7) si les
circuits amont demandent la generation d'un code abandon. Par contre
si les circuits amont demandent la generation d'un code inactif le
signal SA ne retombera qu'a la phase 7 qui suit la cessation du signal
ABID. Le signal SAD est un signal identique au signal SA mais retarde
d'une phase. L'intersection (SA. SAD) represente donc bien un code
ABANDON dans le premier cas ou un code inactif dans le second cas.
Le signal FAI ainsi cree est place sur la premiere voie de la deuxieme
entree du melangeur (121) et, en l'absence de chaine de donnee (DS*
haut) produit les signaux SD2 et SD2* aux sorties dudit melangeur
(121). Le signal SD2 est applique sur l'entree de la bascule (123) qui
fournit le signal TSD de sortie du convertisseur parallele-serie. Le
signal SD2* est applique sur la tete de commande et de controle du
compteur octal CTRB (117) ou il commande la remise a zero dudit
compteur CTRB.
Sur la figure 12 est represente le chronogramme des signaux de
generation du code de service ABANDON. Les differentes phases de
fonctionnement sont reperees par le contenu du compteur CTRA (106).
Les differentes signaux representes sur cette figure 12 sont decrits
dans les explications qui precedent.
Il apparat clairement sur la ligne TSD que la sequence a transmis un
bit ZERO suivi de 7 bits UN ce qui est bien le code de service
ABANDON.
Pour transmettre un code de service INACTIF, les circuits situes en
amont doivent maintenir la commande ABID pendant au moins la duree de
2 caracteres. Dans ce cas, la sequence correspondant au premier
caractere correspond a celle qui vient d'etre decrite. La sequence
correspondant au deuxieme caractere correspond a l'envoi de 8
caracteres UN parce que le signal FAI n'est pas retombe a la fin du
premier caractere. Ceci est represente sur la figure 13.
Dans le cas ou ni le signal ABID, ni le signal DAV ne sont presents, -
le convertisseur parallele serie transmet automatiquement le code de
service FANION comme il est represente sur la figure 14.
La figure 15 est une representation schematique d'un convertisseur
parallele-serie me-ttant en oeuvre les enseignements de l'invention.
Ce convertisseur parallele serie sera appele par la suite
CONVERTISSEUR PARALLELE-SERIE
A CODES DE SERVICE ETENDUS AVEC m = 8 ET n = 2 a 8 ou plus simplement
CONVERTISSEUR A CODES ETENDUS.
Ce convertisseur a code etendu (m = 8 et n = 2 a 8) est ainsi appele
parcequ'il traite des caracteres d'une longueur m egal a 8 bits et que
le nombre de bits associe au noyau de code n peut etre choisi parmi
les nombres allant de 2 a 8 bits. Bien entendu le nombre n peut etre
choisi- une fois pour toutes.
Le convertisseur a code etendu (m = 8 et n = 2 a 8) represente sur la
figure 15 comporte
- UNE BASCULE (130) de type D. Cette bascule (130) comporte une entree
D qui recoit,.depuis les circuits situes en amont, le signal de
commande DAV (abreviation de l'anglais
DATA AVAILABLE) qui est le signal qui informe le convertisseur a code
etendu qu'un caractere a transmettre a ete place a l'entree du
registre d'entree TIR (150).- Les signaux representant ce caractere a
transmettre sont designes par TD0, TD1, TD2, TD3, TD4, TD5, TD6 et
TD7'(abir.eviation de l'anglais TRANSMITTER DATA) une entree de
synchronisation qui recoit le signal d'horloge TC (abreviation de
l'anglais TRANSMITTER CLOCK) une sortie normale (sortie Q) qui delivre
le signal
DAV1 qui est la memorisation du signal DAV
- UNE BASCULE (131) de type D. Cette bascule (131) comporte: une
entree D qui recoit le signal de commande FPD (abreviation de
l'anglais FLAG NUCLEUS PLUS DATA) emis par les circuits situes en
amont. Ce signal FPD signifie que les circuits situes en amont
demandent l'envoi d'un noyau de code suivi de n bits associes, ces n
bits associes etant presents a l'entree du registre d'entree TIR (150)
et etant designes par TDO, TD1...TD(n-l) une entree de synchronisation
qui recoit le signal d'horloge d'emission TC une sortie normale
(sortie Q) qui emet le signal FD (abreviation de l'anglais FPD RETIMED
THROUGH A D FLIP-FLOP) qui est la memorisation du signal FPD. une
sortie complementaire qui emet le signal FD* qui est le complement du
signal FD.
- UN CONDITIONNEUR (132) qui comporte trois entrees et une sortie
normale. La premiere entree recoit le signal DAV1 emis par la bascule
(130). La deuxieme entree recoit le signal FD* (signal inverse de FD)
emis par la bascule (131). La troisieme entree recoit le signal ES
(abreviation de l'anglais END OF STRING) emis -par le melangeur (139).
La sortie normale du conditionneur (132) produit le signal SDS
(abreviation de l'anglais SET DS) qui signifie que le convertisseur
parallele-serie prend en compte l'envoi d'un caractere de donnees
- UN CONDITIONNEUR (133 greater than qui comporte trois entees et une
sortie normale. La premiere entree recoit le signal FD emis par la
bascule (131). La deuxieme entree recoit le signal
DAV1 emis par la bascule (130).La troisieme entree recoit le signal
CpA- (abreviation de l'anglais COUNT OF p IN COUNTER A greater than.
Ce signal CpA qui est emis par le convertisseur binaire hexodecimal
(138) signifie que le contenu du compteur CTRA
(137) a atteint un compte egal a p. La sortie normale de ce
conditionneur (133) fournit un signal SFDS (abreviation de 1'anglais
SET FDS)
- UN MELANGEUR (134) qui comporte deux entrees et une sortie normale.
La premiere entree recoit le signal SDS emis par le conditionneur
(132). La deuxieme entree recoit le signal SFDS emis par le
conditionneur (133). La sortie normale de ce melangeur (134) delivre
le signal LIR
(abreviation de l'anglais LOAD INPUT REGISTER).Ce signal LIR signifie
que la derniere commande DAV ou FPD emise par les circuits amont a ete
prise en compte par le convertisseur et que par consequent il y a lieu
d'une part d'acquitter cette commande et d'autre part de charger le
registre d'entee TIR (150) avec les bits TD
- UN MELANGEUR (135)-a deux entrees et une sortie normale.
La prmiere entree est constituee par un conditionneur recevant dune
part le signal C3A* (abreviation de l'anglais COUNT OF 3 IN COUNTER A
*) et d'autre part le signal DL
(abreviation de l'anglais DATA LOADED). Le signal C3A* est le
complement du signal C3A qui signifie que le contenu du compter CTRA
(137) est de 3, il est emis par le convertisseur binaire-hexadecimal
(138). Le signal DL est le signQX d'acquittement qui est envoye vers
les circuits situes en amont et qui signifie que les bits TD placets a
l'entree du registre d'entree TIR (150) ont ete charges dans ce
registre
TIR (150). La deuxieme entree du melangeur (135) recoit le signal LIR
qui est emis par le melangeur (134).La sortie normale du melangeur
(135) emet un signal DL1 qui signifie qu'il y a lieu de transmettre le
signal d'acquittement DL vers les circuits situes en amont
- UNE BASCULE D (136) qui recoit sur son entree D le signal DL1 emis
par le melangeur (135) et sur son entree de synchronisation le signal
d'horloge TC. La sortie normale (Q) de cette bascule D (136) delivre
le signal d'acquittement DL qui est envoye vers les circuits amont
- UN COMPTEUR BINAIRE CTRA (137) qui comporte une tete de commande et
4 cellules binaires de comptage (1, 2, 4, 8). La tete de commande
comporte 3 entrees.La premiere entree PE (abreviation de l'anglais
PARALLEL ENABLE) de la tete de commande commande la chargement en
parallele dans les 4 cellules binaires de comptage (1, 2, 4, 8) des
signaux places a l'entree de chacune des 4 cellules binaires de
comptage.
Cette premiere entree PE de la tete de commande recoit le signal ES
qui est emis par le melangeur (139). Cette commande l'emporte sur
toutes les commandes de la tete de commande. La deuxieme entree est
une entree de validation de comptage.
Lorsque le signal sur cette entree est affirmatif le contenu du
compteur progresse de une unite pour chaque front actif du signal
d'horloge TC. Ce signal d'autorisation est le signal IZ1* (abreviation
de l'anglais INSERT ZERO 1 NOT) qui est emis par le conditionneur
(147). La troisieme entree de la tete de commande recoit le signal
d'horloge TC. L'entree de chacun des 4 etages de comptage recoit un
signal logique LO
(abreviation de l'anglais LOGICAL ZERO) qui est un signal logique nul
permanent: ce signal logique nul LO sert, sur commande de l'entree PE,
a remettre a zero le contenu des 4 cellules de comptage.Chacune des
cellules de comptage comporte une sortie: la cellule de poids 1
alimente la sortie 1TA (abreviation. de 11 anglais 1 TRUE IN COUNTER
A) la cellule de poids 2 alimente la sortie 2TA (abreviation de
l'anglais 2 TRUE IN COUNTER A) la cellule de poids 4 alimente la
sortie 4TA (abreviation de l'anglais 4 TRUE IN COUNTER A) la cellule
de poids 8 alimente la sortie 8TA (abreviation de l'anglais 8 TRUE IN
COUNTER A).
- UN CONVERTISSEUR BINAIRE-HEXADECIMAL (138) qui comporte
4 entres et 5 sorties. La premiere entree (1) est alimentee par le
signal 1TA emis par le compteur CTRA (137), la deuxieme entree (2)-
est alimentee par le signal 2TA emis par le compteur CTRA (137), la
troisieme entree (4) est alimentee par le signal 4TA emis par le
compteur CTRA (137), la quatrieme entree (8) est alimentee par le
signal 8TA emis par le compteur CTRA (137). La premiere sortie (0) est
une sortie inverse et delivre le signal CZA* (abreviation de l'anglais
COUNT OF ZERO IN COUNTER A NOT) qui est un signal qui est bas quand le
contenu du compteur CTRA (137) est egal a zero.La deuxieme sortie (p)
est une sortie directe et delivre le signal CpA (abreviation de
l'anglais COUNT OF p IN COUNTER A) qui est un signal qui est haut
quand le contenu du compteur
CTRA (137) est egal a p. Le parametre p est egal A: (n-2) ou n est le
nombre de bits associes au noyau de code. Ce signal
CpA definit le moment ou tous les bits associes au noyau de code ont
ete transmis. La troisieme sortie (3) est une sortie inverse et
delivre le signal C3A* (abreviation de l'anglais
COUNT OF 3 IN A COUNTER A NOT) qui est un signal qui est bas quand le
contenu du compteur CTRA (137) est egal A 3. Ce signal sert a faire
disparattre la memorisation du signal d'acquittement DL.La quatrieme
sortie est une sortie directe et delivre un signal C7A (abreviation de
l'anglais COUNT OF 7
IN COUNTER A) qui est un signal qui est haut quand le contenu du
compteur CTRA (137) est egal a 7. Ce signal sert indiquer que les 8
bits places en debut de cycle dans le registre d'entree TIR (150) ont
bien ete transmis. La cinquieme sortie est une sortie directe et
delivre le signal
CqA (abreviation de l'anglais COUNT OF q IN COUNTER A). Le parametre q
est egal a (n + 6) ou n est le nombre de bits associes au noyau de
code. Ce signal CqA indique que le dernier bit associe a un code de
service a ete transmis.
- UN MELANGEUR (139) ayant deux entrees et deux sorties, une sortie
directe et une sortie inverse. La premiere entree est constituee d'un
conditionneur alimente par 3 signaux: le signal DS emis par la bascule
(141), le signal IZ1* emis par la sortie inverse du conditionneur
(147) et le signal C7A emis par la sortie 7 du convertisseur binaire
hexadecimal (138). La deuxieme entree est constituee par un
conditionneur alimente par 2 signaux: le signal CqA emis par la sortie
q du convertisseur binaire-hexadecimal (138) et le signal 121* emis
par la sortie inverse du conditionneur (147). La sortie directe
delivre le signal ES (abreviation de l'anglais END 0F
STRING) qui indique que le dernier bit a bien ete transmis.
La sortie inverse delivre le signal ES* qui est le complement du
signal precedent. Il est a noter que le conditionnement de
CqA par le signal IZ1* dans le conditionneur de la 2eme entree n'est
pas utile quand n est inferieur ou egal a 4 parce que dans ce cas, les
bits associes ne peuvent pas provoquer l'insertion d'un ZERO meme s
'ils sont tous egaux a un
- UN MELANGEUR (140) ayant deux entrees et une sortie directe. La
premiere entree est constituee par un conditionneur alimente par deux
signaux: le signal DS emis par la sortie directe de la bascule (141)
et le signal ES* emis par la sortie inverse du melangeur (139). La
deuxieme entree recoit le signal SDS emis par la sortie du
conditionneur (132).La sortie directe delivre le signal DS1 qui
signifie que le convertisseur parallele-serie a pris en charge la
transmission d'un octet de donnees
- UNE BASCULE D (141) dont l'entree D est alimentee.par le signal DS1
emis par le melangeur (140) et l'entree de synchronisation recoit le
signal d'horloge TC. La sortie directe de cette bascule (141) delivre
le signal DS (abreviation de l'anglais DATA STRING) qui est la
memorisation du signal DS1
- UN MELANGEUR (142) ayant deux entrees et une sortie directe. La
premiere entree est constituee par un conditionneur alimente par deux
signaux: le signal FDS emis par la sortie directe de la bascule (143)
et le signal ES* emis par la sortie inverse du melangeur (139). La
deuxieme entree recoit le signal SFDS emis par le conditionneur (133).
La sortie directe fournit le signal FDS1 qui signifie que le
convertisseur parallele-seie a pris en charge la transmission d'un
noyau de code et de ses n bits associes
- UNE BASCULE D (143) dont l'entree D est alimentee par le signal FDS1
emis par le melangeur (142) et l'entree de synchronisation recoit le
signal d'horloge TC. La sortie directe de cette bascule (143) delivre
le signal FDS (abreviation de l'anglais FLAG NUCLEUS PLUS DATA STRING)
qui est la memorisation du signal FDS1 +
- UN COMPTEUR BINAIRE avec decodeur incorpore CTRB (144).
Ce compteur CTRB (144) comportant une tete de commande et de
conversion et deux cellules binaires de comptage 1 et 2. La tete de
commande et de conversion comporte 3 entrees et une sortie. La
premiere entree (PE) qui est l'entree de commande de chargement en
parallele des cellules de comptage recoit le signal LB (abreviation de
l'anglais LOAD B COUNTER) emis par le melangeur (149). Cette entree
l'emporte sur les autres entrees du compteur CTRB (144). La deuxieme
entree (+1) qul est mise en condition avec la troisieme entree (entree
d'horloge) recoit un signal L1 (abreviation de l'anglais
LOGICAL ONE) qui est toujours haut. La troisieme entree qu1 est
l'entree d'horloge recoit le signal d'horloge TC.La sortie (3) de la
tete de commande et de conversion delivre un signal C3B (abreviation
de l'anglais COUNT OF 3 IN COUNTER
CTRB) qui signifie que le contenu du compteur CTRB (144) est
exactement 3. Les entrees des deux cellules de comptage 1 et2
recoivent le signal LO (abreviation de l'anglais LOGICAL
ZERO) qui est un signal toujours nul. Pour cette raison, l'action du
signal LB sur l'entree PE effectue la remise a zero du compteur CTRB
(144)
- UNE BASCULE D (145) dont l'entree D recoit le signal C3B emis par le
compteur CTRB (144) et l'entree de synchronisation recoit le signal
d'horloge TC. La sortie directe de la bascule (145) delivre le signal
C3BD (abreviation de l'anglais C3B DELAYED BY ONE TC PERIOD) qui est
la memorisation aveun cycle TC de retard du signal C3B.
- UN MELANGEUR (146) ayant 3 entrees, 1 sortie directe et 1 sortie
inverse. La premiere entree recoit le signal C7A emis par le
convertisseur (138). La deuxieme entree recoit le signal 8TA emis par
le compteur CTRA (137). La troisieme entree recoit le signal DS emis
par la bascule (141). La sortie directe emet le signal SOD
(abreviation de l'anglais
SEND OUT DATA) qui est une commande destinee a autoriser la
transmission en serie des bits de donnees. La sortie inverse emet le
signal SOD* qui est le complement du signal precedent.
- UN CONDITIONNEUR (147) ayant 2 entrees, 1 sortie directe et 1 sortie
inverse. La premiere entree recoit le signal C3BD emis par la bascule
(145). La deuxieme entree recoit 't le signal SD1 emis par le
conditionneur (151). La sortie directe emet le signal IZ1 (abreviation
de l'anglais INSERT ZERO 1) qui est un signal qui indique qu'il faut
inserer un bit ZERO dans la chaine serie pour supprimer un code noyau
parasite produit par la configuration des bits de donnees ou des bits
associes. La sortie inverse produit le signal IZ1* qui est le
complement du signal precedent.
- LA BASCULE D (148) dont l'-entree (D) recoit le signal
IZ1 emis par le cond-itionneur (147) et l'entree de synchronisation
recoit le signal d'horloge TC. La sortie inverse (Q*) de cette bascule
produit le signal IZ2* qui est la memorisation du signal
complementaire du signal IZ1 emis par le conditionneur (147).
- LE MELANGEUR (149) ayant deux entrees et une sortie directe. La
premiere entree recoit le signal SOD* emis par le melangeur (146) et
la deuxieme entree recoit le signal SD1* emis par le conditionneur
(151). La sortie directe emet le signal LB (abreviation de l'anglais
LOAD B COUNTER) qui signifie qu'il faut remettre a zero le compteur
CTRB (144).
- LE REGISTRE D'ENTREE TIR (150) (abreviation de l'anglais
TRANSMITTER INPUT REGISTER) qui comporte une tete de commande a 3
entrees et 8 cellules de registre a fonctionnement parallele-serie. La
premiere entree (G1 (PE)) de la tete de commande qui est l'entree de
commande du chargement en parallele des huit cellules de registre
recoit le signal LIR emis par le melangeur (134). La deuxieme entree
de la tete de commande SE (abreviation de l'anglais SHIFT ENABLE) qui
est l'entree qui commande le transfert en serie du contenu des
cellules de registre recoit le signal IZ2* lequel signal est emis par
la bascule (148). Ce signal IZ2* interdit donc le transfert en serie
quand il y a une operation d'insertion d'un zero. La troisieme entree
de la tete de commande (C2) qui est une entree de synchronisation
recoit le signal d'horloge TC.Les huit cellules de registre sont
constituees par des bascules de type D dont l'entree est conditionnee
par la premiere entree G1 de la tete de commande et synchronisee par
la troisieme entree C2 de la tete de commande. Ceci est resume dans
chaque cellule par les indications (1, 2 D). En resume, le signal LIR
autorise le chargement en parallele par le signal d'horloge TC des
huit cellules de registre a parti des huit signaux de donnees TD0,
TD1, TD2, TD3, TD4, TD5, TD6 et TD7 qui sont fournis par les circuits
situes en amont. Au cours du transfert serie, le contenu des cellules
de registre est transfere depuis le contenu de la cellule d'indice le
plus fort. vers la cellule d'indice le plus faible.La cellule d'indice
le plus faible transfere son contenu vers la sortie serie et delivre
le signal SD (abreviation de l'anglais
SERIAL DATA).
- UN CONDITIONNEUR (151) ayant 3 entrees, une sortie directe et une
sortie inverse. La premiere entree est constituee d'un melangeur a 2
voies; une voie recoit le signal DS emis par la bascule (141) et
l'autre voie recoit le signal FDS emis par la bascule (143). La
deuxieme entree recoit le signal IZ2* emis par la bascule (148). La
troisieme entree recoit le signal SD emis par le registre d'entree TIR
go50). La sortie directe delivre le signal SD1 (abreviation de
l'anglais SERIAL DATA 1) qui- est un signal de donnees a transmettre
en serie. La sortie inverse delivre le signal SD1* qui est le
complement du signal precedent.
- UN MELANGEUR (152) ayant deux entrees et une sortie directe. La
premiere entree est constituee par un conditionneur a 2 voies: une
voie est alimentee par le signal SOD fourni par le melangeur (146) et
la deuxieme voie est alimentee par le signal SD1 fourni par le
conditionneur
(151). La deuxieme entree est constituee par- un autre conditionneur a
2 voies: une voie est alimentee par le signal CZA* fourni par le
convertisseur binaire-hexadecimal
(138) et la deuxieme voie est alimentee par le signal SOD* fourni par
le melangeur (146). La sortie directe produit le signal SD2 qui est un
signal a transmettre en serie.
- UNE BASCULE de type D (153) qui recoit sur son entree D le signal
SD2 emois par le melangeur (152) et sur son entree de synchronisation
le signal d'horloge TC. La sortie directe de cette bascule (153)
delivre. le- signal TSD (abreviation de l'anglais TRANSMITTED SERIAL
DATA) qui est le signal transmis sur la liaison. ne fonctionnement de
ce convertisseur parallele-serie est le suivant. Quand les circuits
situes en amont veulent envoyer un caractere de donnees TD0, TD1, TD2,
TD3, TD4, TD5, TD6,
TD7, ils placent ce caractere aux bornes d'entree du registre d'entree
TIR (150) et ils envoient le signal DAV a l'entree de la bascule
(130).Au signal d'horloge TC suivant la bascule D (130) fonctionne et
produit le signal DAV1-. Ce signal DAV1 sollicite l'entree du
conditionneur (132). Ce dernier autorise le passage de ce signal DAV1
Si le signal
FD* est haut c'est-a-dire Si les- circuits amont n'ont pas egalement
sollicite l'entree FPD et si le signal ES est haut c'est-a-dire que le
caractere precedent a ete completement transmis. Quand ces conditions
sont remplies, le conditionneur (132) produit le signal SDS. Ce signal
SDS emprunte deux voies. D D'un cote, il alimente le melangeur
(134) qui delivre a sa sortie le signal LIR.D'un autre cote, il
alimente le melangeur (140) qui delivre a sa sortie le signal DS1 qui
est memorise dans la bascule (141) sous forme du signal DS. Ce signal
DS alimente le melangeur (146) qui fournit a sa sortie le signal
d'autorisation de transfert de donnees SOD. Le signal LIR produit par
le melangeur (134) emprunte lui aussi deux itineraires D'un cote, il
alimente le melangeur (135) qui delivre le signal DL1. Ce dernier
signal DL1 alimente la bascule (136) qui delivre le signal DL qui est
le signal d'acquittement de la requete de transmission de donnees
exprimee par les circuits situes en amont. Ce signal DL est envoye
d'une part vers les circuits amont et d'autre part a l'entree du
melangeur (135). LA, le signal DL est conditionne par le signal C3A*
ce qui permet de memoriser le signal DL pendant 4 periodes du signal
TC. LA, le signal LIR provoque le chargement des huit bits (TD0, TD1,
TD2, TD3, TD4, TD5, TD6, TD7) dans les huit cellules du re gistre TIR
(150). Ensuite, le registre TIR (150) effectuera a chaque signal de
synchronisation TC un decalage du contenu de chaque cellule de
registre dans la cellule rang inferieur sous reserve que le -signal
IZ2* soit haut. Comme il sera explique plus loin, ce signal IZ2* est
bas quand il faut inserer un zero dans la chaine des bits de donnees
pour eventer l'apparition d'un noyau de code parasite. Dans ce cas,
la- periode TC en cours sert a l'insertion du zero et le decalage est
reporte a la periode TC suivante.La sortie serie SD du registre
d'entree TIR (150) est envoyee a l'entree du melangeur (151) ou la
encore, le signal IZ2* autorise le passage en dehors des periodes
d'insertion de zero. Le signal de sortie SD1 du melangeur (151) qui
represente la valeur du bit a transmettre atteint l'entree du
melangeur (152). LA, le signal SOD, puisque la sequence concerne une
transmission de donnees comme il a ete vu cidessus, autorise la
transmission du signal qui produit le signal SD2. Ce signal SD2 est
memorise dans la bascule (153) dont la sortie alimente la liaison
(TSD). Ainsi suite, les cycles successifs TC vont transmettre en serie
les huit bits contenus dans le registre d'entree.
Quand les circuits situes en amont veulent transmettre un noyau de
code avec ses bits associes, ils placent les bits associes a l'entree
du registre d'entree TIR (150) et envoient le signal FPD a l'entree de
la bascule (131) ainsi que le signal DAV a l'entree de la bascule
(130). Le signal
FPD est memorise dans la bascule (131) qui envoie le signal normal FD
vers le conditionneur (133) et le signal inverse
FD* vers le conditionneur (132). Le signal inverse FD* interdit
l'ouverture du conditionneur (132) et ainsi empeche la generation du
signal SDS qui est reserve aux demandes de transmission de donnees. Le
signal normal FD est place a l'entree du conditionneur (133) ou il est
mis en condition avec les signaux DAV1 et cpA. Le signal DAV1 est haut
car il est le resultat du positionnement de la bascule (130) par le
signal DAV.Le signal CpA qui est issu du convertisseur
binaire-hexadecimal (138) est haut m periodes d'horloge TC avant la
fin du temps alloue a la transmission des n bits associes au noyau.
Dans ces conditions, le registre d'entree de m bits presentera sur sa
sortie SD le premier des n bits associes a transmettre une periode
d'horloge TC apres que le dernier bit du noyau de code aura ete
presente A l'entree de la bascule (153).
Quand le CPA est affirme, le conditionneur (133) laisse passer le
signal FD pour donner le signal SFDS. Ce signal
SFDS emprunte deux voies. La premiere voie vers le melangeur (134) ou
il produit le signal LIR qui a ete vu precedemment.
Comme il a ete explique le signal LIR provoque la creation du signal
d'acquittement DL ainsi que le chargement des donnees placees a
l'entree du registre d'entree TIR (150) dans ce dit registre. La
deuxieme voie empruntee par le signal SFDS conduit ce signal a
l'entree du melangeur (142). Ce melangeur produit le signal FDS1 qui
attaque l'entree D de la bascule (143). Cette bascule produit sur sa
sortie normale le signal
FDS qui est memorise jusqu'a la fin de la transmission de la chaine
des bits par l'action de l'entree l'entreewconditionnee du melangeur
(142). Ce signal FDS est transmis au melangeur place a la premiere
entree du conditionneur (151) a il est mis en condition avec les
signaux IZ2* et SD. Le signal IZ2* ferme le conditionneur (151)
pendant les periodes d'insertion de zero.Le signal SD est le signal de
sortie serie du registre d'entree TIR (150); il ouvre donc le
conditionneur (151) s'il est haut ou au contraire le ferme s'il est.
bas. Le signal de sortie du conditionneur (151) SD1 est donc le reflet
du bit SD de sortie serie du registre d'entree TIR (150) qui est le
premier bit associe au noyau de flag. Le signal SD1 est place a
l'entree du conditionneur (152) qui est ouvert- par le signal SOD* qui
est tenu haut par le melange des signaux C7A et 8TA. Ce melange de
signaux (C7A + 8TA) reste haut jusqu'a la mise a zero du compteur CTRA
(137) par le signal ES c'est-a-dire pendant n cycles d'horloge TC.
La sortie SD2 du conditionneur (152) est memorisee dans la bascule
(153) qui transmet le bit associe sur la liaison TSD.
A chaque cycle TC le contenu du registre d'entree TIR (150) est decale
et de la sorte tous les bits associes au noyaute code sont transmis
comme il vient d'etre decrit. Cette situation dure jusqu'a ce que le
contenu du compteur CTRA (137) atteigne le nombre CqA. Quand ce'nombre
est atteint, cela signifie que les n bits associes ont ete pris en
compte et le signal CqA est place a la 2eme entree du melangeur (139).
Cette 2eme entree est constituee du conditionnement du signal CqA par
le signal IZ1*, c'est- -dire que le signal CqA est transmis a
condition qu'il n'y ait pas une operation d'insertion de zero en
cours. Ceci se comprend facilement, puisque dans ce cas, la prise en
compte du bit associe est differee au cycle suivant.Le signal CqA
quand il est transmis produit a la sortie normale du melangeur (139)
le signal ES qui est le signal de fin de transmission d'un caractere
ou d'un code de service avec ses bits associes. Ce signal ES remet a
zero le contenu du compteur CTRA (137) et le convertisseur
parallele-serie ayant termine son cycle est pret a prendre en compte
un nouveau caractere a transmettre.
Dans le cas ou ni le signal DAV, ni le signal FPD ne sont presents, ce
qui signifie que les circuits amont ne demandent ni la transmission de
donnees, ni la transmission de bits associes a un noyau de code, le
convertisseur parallele serie doit transmettre un code de remplissage.
Dans ces conditions, a la fin de la transmission du dernier caractere
transmis, a I'apparition du signal ES, le compteur CTRA (137) est
remis a zero mais ni le signal SDS, ni le signal SFDS ne sont emis et
par consequent, les signaux DS et FDS ne sont pas emis non plus.Le
signal DS n'etant pas emis, le melangeur (146) est gouverne par les
signaux C?A et 8TAt La sortie SD du registre
TIR (150) est conditionnee sur le conditionneur (i51-) par le melange
des signaux (DS ou FDS) qui sont tous les deux bas.
Cette sortie se trouve donc isolee. Au premier cycle d'horloge TC qui
suit la transmission du dernier caractere transmis, le contenu du
compteur CTRA (137) est nul. Le signal CZA* est donc nul. La sortie du
melangeur (152) est donc nulle puisque la premiere entree de ce
melangeur est fermee par le signal SOD qui est bas et la deuxieme
entree est fermee par le signal CZA*. Donc, le premier-bit transmis en
SD2 est un bit nul. Ce bit nul est transmis a la bascule (153) qui
transmet donc en TSD un premier bit -nul. Pendant le cycle TC suivant,
le compteur CTRA contient UN. Donc CZA* est haut. Par ailleurs, comme
le compteur CTRA ne contient pas
SEPT (signal C7A) et qu'il n'a pas atteint ou depasse le compte HUIT
(signal 8TA) la sortie normale SOD du melangeur (146) est basse et la
sortie inverse SOD* est haute. Ce signal SOD* vient, avec le signal
CZA*, alimenter la 2eme entree du melangeur (152) dont la sortie SD2
devient haute.
Cette sortie SD2 haute est memorisee dans la bascule (153) qui
transmet un bit egal a UN. Le 2eme bit transmis est egal a UN. Le meme
processus se produit jusqu'a ce que le contenu du compteur CTRA (137)
soit egal a 7. A ce moment la, il y aura eu transmission d'un premier
bit egal a zero suivi de 6 bits egaux a UN. Le noyau de code a ete
transmis. Le contenu du compteur-CTRA (137) etant egal a 7 le signal
C7A est haut, ce qui porte a une valeur haute la sortie normale SOD du
melangeur (146). Ce signal SOD ouvre la premiere entree du melangeur
(152). Cette premiere entree contient le conditionnement du signal SD1
par le signal SOD.Le signal SDX est bas puisque le conditionneur (151)
est ferme pa les signaux DS et FDS qui sont tous les deux a un niveau
bas.
Donc le signal de sortie SD2 du melangeur (152) est nul et c'est ce
signal nul qui est charge dans la bascule (1532. Le bit transmis par
la bascule (153) sur la liaison TSD est un bit nul. Au cycle d'horloge
TC suivant le contenu du compteur
CTRA (137) atteint le nombre HUIT ce qui porte a une valeur haute le
signal 8TA. Ce signal va rester haut aussi longtemps que le contenu du
compteur CTRA (137) sera compris entre 8 et 15 inclusivement. Le
signal 8TA qui est place a l'entree du melangeur (146) porte la sortie
directe SOD de ce dernier a une valeur haute. Par le mecanisme decrit
plus haut, ce signal SOD ouvre la premiere entree du melangeur (152)
et il y a encore transmission d'un bit egal a ZERO sur la liaison
TSD. Cette situation va se poursuivre dans les cycles suivants aussi
longtemps que le signal 8TA restera haut.Ce signal retombera quand le
contenu du compteur CTRA (137) aura atteint la limite CqA qui est la
limite d'un noyau de code et de ses bits associes. A ce moment la, le
signal CqA entrant dans la 2eme entree du melangeur (139) produit le
signal ES.
Ce signal ES remet a zero le compteur CTRA (137). Le convertlsseur
parallele serie se trouve donc ramene a la condition initiale. Dans ce
qui vient d'etre decrit, le convertisseur parallele-serie a produit un
noyau de code suivi de n bits associes egaux a zero ce qui a ete
choisi arbitrairement comme le code de service de remplissage.
Les ligures 16, 17 et 18 sont des chronogrammes illustrant les
differents types de fonctionnement decrits a l'occasion des
explications fournies a propos de la figure 15. Dans ces trois
chronogrammes, il n'a pas ete figure d'operation d'insertion de zeros
pour ne pas compliquer inutilement les figures: seuls les signaux
caracteristiques 
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