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Publication
_________________________________________________________________
Number FR2516674A1
Family ID 8052507
Probable Assignee Labo Cent Telecommunicat
Publication Year 1983
Title
_________________________________________________________________
FR Title CELLULE C MOS D'ADDITIONNEUR BINAIRE
EN Title CMOS CIRCUIT FOR BINARY ADDITION OF THREE VARIABLES -
CONTAINS N-AND P-CHANNEL TRANSISTORS IN IDENTICAL CIRCUITS DISPENSING
WITH COMPLEMENTS OF THE VARIABLES
Abstract
_________________________________________________________________
L'INVENTION SE RAPPORTE A UNE CELLULE C MOS D'ADDITIONNEUR BINAIRE.
CETTE CELLULE D'ADDITIONNEUR COMPREND UNE PREMIERE CELLULE CONSTITUEE
DES CELLULES PRIMAIRES DE RETENUEG ET DE SOMMED A TRANSISTORS A CANAL
N ET D'UNE DEUXIEME CELLULE CONSTITUEE DES CELLULES SECONDAIRES DE
RETENUEG ET DE SOMMED. AU LIEU D'AVOIR UNE DEUXIEME CELLULE QUI SOIT
LE DUAL DE LA PREMIERE, ON REALISE UNE DEUXIEME CELLULE IDENTIQUE A LA
PREMIERE EN UTILISANT LA PROPRIETE DE L'ADDITION QUI PERMET D'OBTENIR
LES COMPLEMENTS S ET R DE LA SOMME S ET DE LA RETENUE R EN REMPLACANT
LES VARIABLES D'ENTREE PAR LES COMPLEMENTS DE CES VARIABLES D'ENTREE.
ON OBTIENT UNE CELLULE A FAIBLE CONSOMMATION, DE CONCEPTION PLUS
SIMPLE.
LA PRESENTE INVENTION S'APPLIQUE AUX CELLULES D'ADDITIONNEURS BINAIRES
EN TECHNOLOGIE C MOS.
A variable signal controls n channel transistors while a second signal
controls transistors in a summing and carry forward circuit. Similarly
a third signal controls other transistors in these same circuits. The
same signals without their complements control p channel transistors
(T1'-T4') in identical circuits. Two further transistors are
controlled by the complement of the carry forward value while the
secondary cells for the carry forward and sum valves are used as
current limiters. The bistable effect between the impedances of the
high elements in the p channel and the impedances of the low elements
in the n channel allows a gate circuit to be dispensed with and allows
all the transistors to be controlled by the same signals without
requiring their complements.
Description
_________________________________________________________________
'invention e apporta a une cellule d'additionneur binaire realisee en
technologie MOS complementaire.
es cellules d'additionneur binaire a trois entrees et deux sorties
sont part ~uli2rement utilisees dans la constitution de multiplieurs
et d'additionneurs a n entrees.
Les expressions de la somme S A A 3 B C et de la retenue R = A.B +
C(A+B) de l'addition de trois variables independantes A, 3 et C
beneficient d'une propriete connue qui permet d'obtenir le complement
S de la somme S et le complement 3 de la retenue R en remplacant dans
les expressions de la somme S et de la retenue R les variables A, B et
C par leurs complements A, B et C.La propriete de la retenue est
utilisee dans les additionneurs a plusieurs etages a retenue serie
possedant un nombre pair de sorties somme de facon a fournir une
derniere retenue non complementee et dans lesquels un etage donne
fournit au suivant sa retenue, l'etage suivant recevant cette retenue
et fournissant a l'tage qui le suit le complement de sa propre retenue
et ainsi de suite alternativement. Cette technique permet de diminuer
le retard de propagation de la retenue en diminuant le nombre
d'inverseurs. Certains de ces additionneurs utilisent une maniere
originale de calculer la somme S a partir des variables independantes
A, B et -C ainsi que de la retenue R (voir livre "De la logique cablee
aux microproces- seurs" de J.M.Bernard et J. Hugon, tome 2, page 91,
Editions Eyrolles).
On utilise alors l'expression suivante de la somme
S w R(A+B+C) + A.-B.C.
D'autre part, on connait le principe de la technologie MOS a
transistors complementaires dite C MOS qui permet d'obtenir de tres
faibles consommations de courant. Un des principes mis en oeuvre par
cette technologie consiste a utiliser conjointement le circuit logique
primaire choisi, realisant la fonction logique voulue, et commande par
un certain nombre de variables logiques, et le circuit dual du circuit
logique primaire. Si ce circuit dual utilisait des transistors MOS
identiques a ceux du circuit primaire, il devrait etre commande par
les complements des variables logiques de commande, ce qui
introduirait une serie d'inverseurs supplementaires.On utilise plutot
des transistors MOS a canal de type complementaire a celui des
transistors du circuit primaire d'ou le nom de MOS tomplementair u C
MOS. Ces transistors complementaires sont alors commandes par les
memes variables non complementees que le circuit primaire. e ~circuit
dual est aiimence en serie avec le circuit primaire
Cependant, le fait dtintroduire ce circuit dual complique le circuit,
introduit un certain nombre de croisements au niveau des commandes et
accroit donc le cout du composant.
Ainsi, un objet de la presente invention est-il de realiser une
cellule d'additionneur binaire a trois entrees et deux sorties en
technologie C MOS utilisant la propriete de l'addition de trois
variables independantes, de permettre d'obtenir l'expression du
comple- ment S de la somme S = A i)B3#C et du complement R de la rete-
nue R = A.B + C(A+B) en remplacant dans les exprpssions de la somme S
et de la retenue R les variables A, B et C par leurs complements A, B
et C et la propriete de la technologie C MOS, d'avoir de faibles
consolh mations de courant, mais sans utiliser le circuit dual lie a
cette technologie.Cette cellule d'additionneur comporte une premiere
cellule d'additionneur realisee a partir de transistors MOS a canal n
suivant des e.#ressions particulieres choisies de la retenue R et de
la somme S permettant d'obtenir un circuit ayant des proprietes de
facilites d'implantation et de rapidite de calcul de la retenue et une
deuxieme cellule a transistors MOS a canal p commandee par les memes
variables binaires que la premiere cellule qui, combinee a la
premiere, simplifie l'implantation en utilisant les proprietes de
symetrie de l'ensemble tout en conservant les proprietes de la
premiere cellule qui se retrouvent alors dans la deuxieme.
Cet objet est realise en ce que l'on utilise une deuxieme cellule
analogue a la premiere, en remplacement du circuit dual du circuit
logique primaire et en utilisant la propriete citee de l'addition.
Une telle cellule d'additionneur, possedant une symetrie entre le
circuit utilisant des transistors MOS B canal n et le circuit
utilisant des transistors MOS a canal p, est realisee a l'aide de
masques plus simples qu'une cellule utilisant le circuit dual. On
obtient de plus une diminution du nombre de points de croisement.
Cette cellule permet donc d'obtenir un abaissement du cout du
composant par rapport a la cellule utilisant le circuit dual.
Selon une autre caracteristique de l'invention, on utilise une
premiere cellule connue B transistors MOS a canal n qui est la
transcription des expressions logiques suivantes
S = RCA+3+C) + A.B.C R=A.3+ (A+B).C ou la complementation des
variables est realisee par l'utilisation des
transistors a canal n.
L'invention sera mieux comprise et d'autres caracteristiques
apparaitront mieux a l'aide de la description ci-apres et des dessins
joints ou - la figure 1 represente un circuit logique connu NON-OU
realise en
technologie C MOS - la figure 2 represente un circuit logique NON-ET
realise en techno
logie C MOS - la figure 3 represente une cellule d'additionneur connue
en techno
logie MOS calculant la somme S a partir du complement R de la re
tenue; et - la figure 4 represente la cellule d'additionneur selon
l'invention
utilisant des transistors MOS a canal p et n.
Les figures 1 et 2 representent respectivement un circuit NON-OU et un
circuit NON-ET connus realises en technologie C MOS. La cellule
primaire P du circuit NON-OU est constituee des transistors MOS a
canal n T1, T2 et T3, en parallele, commandes par les variables
binaires E1, E2 et E3. La cellule secondaire P' est constituee des
transistors MOS a canal p T'l, T'2 et T'3, en serie, commandes par les
memes variables El, E2 et E3. La cellule primaire Q du circuit NON-ET
(figure 2) est constituee des transistors MOS a canal n T4, T5 et T6,
en serie, commandes par les variables binaires E1, E2 et E3.La cellule
secondaire Q' est constituee des transistors MOS a canal p T'4, T'5 et
T'6, en parallele, commandes par les memes variables binaires El, E2
et
E3.
Si on considere les cellules primaires P et Q ou Q est le circuit dual
du circuit P et ou les transistors ont un canal de meme type, le
complement SI de la sortie S1 = E1 + E2 + E3 du circuit NON-OU se
deduit de la sortie S2 P E1.E2. E3 E, + E2 + E du circuit NON-ET en
remplacant dans l'expression de la sortie S2 les variables E1, E2 et
E3 par leurs complements E1, E2 et 3. Cette propriete est identique a
celle precitee de l'addition, mais est due ici a la propriete du
circuit dual. La presente demande de brevet se propose d'utiliser
cette pro priete de l'addition, au lieu de la propriete du circuit
dual, dans une
cellule d'additionneur utilisant des transistors MOS.
La figure 3 represente une cellule particuliere d'additionneur
a trois entrees, comprenant une cellule de retenue y et une cellule
somme a, constituee des transistors MOS a canal n realisant --lne
comple mentation T, T T, t a et T a T et qui est la transcrip-
R XA 4A 13 4B iC 3C tion les expressions logiques connues suivantes
R = A.B +
S = R(A+3+C) A.3.C.
Les transistors MOS T1A a t4a sont commandes par la variable binaire
A, les transistors T1B a T4B sont commandes par la variable bi naire
B, les transistors TIC a T 3C sont commandes par la variable binaire C
et le transistor T R est commande par le complement de la retenue. Les
resistances rl et r2 sont des resistances de charge destinees a
limiter le courant. VDD est la tension d'alimentation positive.
La figure 4 represente une cellule d'additionneur a trois entrees
selon la presente invention. Elle est constituee d'une premiere
cellule d'additionneur identique a celle representee B la figure 3 et
comprenant la cellule primaire de retenue y et la cellule primaire de
somme a, toutes deux constituees de transistors MOS a canal n et d'une
deuxieme cellule semblable B la premiere, mais utilisant des
transistors MOS a canal p. Cette deuxieme cellule comprend la cellule
secondaire de retenue y' et de la cellule secondaire de somme a'. Les
transistors T'1A T'4A a canal 2 qui la constituent sont commandes par
la meme variable binaire A que les transistors TIA B T# a canal n.
Les transistors B T'4B sont commandes par la meme variable B que les
transistors TIB a T4B. Les transistors T'lc a T' 3C sont commandes par
la meme variable binaire C que les transistors Tic a T3c Les
transistors T'R et TR sont tous deux commandes par le complement R de
la retenue. La cellule secondaire de retenue y' est donc utilisee en
remplacement de la resistance rl de limitation de courant et la
cellule secondaire de somme a est utilisee en remplacement de la
resistance r2.
L'effet de "bascule" entre les impedances des elements hauts a canal p
y' et a' et les impedances des elements bas canal n y et a, bien connu
en technologie CMOS ou il est realise a partir du circuit dual, est
donc ici realise en utilisant la propriete de l'addition precedenr
ment decrite. Dans cette technologie C MOS, l'utilisation d'un
transistor MOS a canal n commande par une variable non complementee
est identique a l'utilisation d'une porte, ou d'un transistor MOS B
canal p, commande par la variable complementee. Cette propriete permet
de commander tous les transistors par les memes variables non
complementees tout en utilisant la propriete de l'addition indiquee
ci-dessus.
Sur la figure 4, on a relie tous les transistors:#os commandes par a
meme variable par un trait mixte. Il n'y a pas d'intersection entre
les trois raits mixtes liant es entrees commandees par A, les entrees
commandees par 3 et les entrees commandees par C, et ces traits mixtes
coupent un minimum de connexions de la cellule de base.
3ien que la presente invention ait ete decrite pour un schema
particulier de cellule d'additionneur, il est clair qu'elle n'est pas
limitee audit exemple et qu'elle est susceptible d'etre appliquee a
toute cellule d'additionneur a trois entrees ou meme t tout circuit
qui soit la transcription d'une fonction de plusieurs variables
possedant la propriete utilisee.
Claims
_________________________________________________________________
REVENDICATIONSI. Cellule C MOS d'additionneur binaire a trois entrees
compor- tant une premiere cellule d'additionneur realisee a partir de
transis- tors MOS a canal n et fournissant la somme S et la retenue R
ou leurs cDmplements et d'une deuxieme cellule a transistors MOS
complementaires a canal p commandes par les memes variables binaires
que la premiere cellule, caracterisee en ce que cette deuxieme cellule
est identique a la premiere cellule et est disposee symetriquement a
cette premiere cellule par rapport a la borne de sortie pour former
une cellule unique connectee aux bornes de l'alimentation.2. Cellule
dtadditionneur binaire B trois entrees selon la revendication 1,
caracterisee en ce que la premiere cellule B transistors a canal n est
la transcription en circuit logique des expressions S = + A.3.CC = A.B
+ C(A+B) ou chaque variable commande un transistor MOS a canal n.
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