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1 s
(6)
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2 m
(2)
[8][_]
3 m
(2)
[9][_]
4 m
(2)
[10][_]
0 l
(1)
[11][_]
2 s
(1)
[12][_]
Gene Or Protein
(6/ 12)
[13][_]
Etre
(7)
[14][_]
Vante
(1)
[15][_]
Est-a
(1)
[16][_]
Tls
(1)
[17][_]
Est C
(1)
[18][_]
Desf
(1)
[19][_]
Molecule
(3/ 4)
[20][_]
C-R
(2)
[21][_]
Gold
(1)
[22][_]
Met
(1)
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Publication
_________________________________________________________________
Number FR2516675A1
Family ID 1506920
Probable Assignee Int Standard Electric Corp
Publication Year 1983
Title
_________________________________________________________________
FR Title CELLULE D'ADDITION BINAIRE A TROIS ENTREES A PROPAGATION
RAPIDE DE LA RETENUE
Abstract
_________________________________________________________________
and #38;#60;P and #62;LA PRESENTE INVENTION CONCERNE UNE CELLULE
D'ADDITION BINAIRE A TROIS ENTREES A PROPAGATION RAPIDE DE LA RETENUE.
and #38;#60;/P and #62; and #38;#60;P and #62;LA CELLULE D'ADDITION
COMPREND and #38;#60;/P and #62;
Description
_________________________________________________________________
L'invention se rapportea a une cellule d'addition binaire a
:rois entrees et a propagation rapide de la retenue.
Ce type de cellule d'addition a trois entrees et deux sorties est
utilise dans les additionneurs a retenuie a propagation serie et dans
les multiplieurs asynchrones comme cellule de base Les perfor- mances
des additionneurs a retenue serie dependent de la vitesse
d'etablissement de la retenue Sion favorise, dans chaque cellule de
base, l'etablissement de la retenue par rapport a l'etablissement de
la somme, alors on ameliorera les performances de l'additionneur au
niveau des vitesses de calcul Pour ce qui est des multiplieurs
asynchrones,
il est possible d'obtenir des structures de imltiplieur speciales per-
mettant de reduire le nombre de temps de propagation des elements bi-
naires de somme; le temps de calcul total ne dependra alors que du
nombre de temps de propagation de la reteue dans les cellules de base,
celles-ci etant supposees identiques Il sera done possible d'ameliorer
les performances d'un multiplieur asynchrone en favorisant, dans la
cellule de base, la propagation des elements binaires de retenue par
rapport aux elements binaires de somme.
Pour determiner le temps de calcul d'un multiplieur, il est necessaire
de connaitre les temps que mettent les diverses informations pour
traverser chaque cellule de base Si A, B et C sont les trois variables
d'entree d'une cellule de base et si R ef S sont les variables de
sortie, R etant la retenue de sortie et S la some de sortie, on est
donc amene a definir six temps de transfert d'entree a sortie: T R)
T(BR) 'T(C-R) ainsi que T (A+S)' T(BOS), et (CS) Pour ameliorer les
performances de rapidite de calcul d'un multiplieur, on sait qu'il est
important de rendre le temps de transfert T(C R) de retenue a retenue
le plus faible possible tout en conservant des temps de transfert de
retenue a somme T(C S), de somme a somme T(B S) et de somme a
retenue T(BC) qui ne soient pas prohibitifs compte tenu des possibi-
lites d'amelioration de la vitesse de propagation des elements somme
par des utilisations de structures particulieres ("Theory and
application of digital signal processing" par Lawrence R Rabiner,
Bernard Gold; PRENTICEHALL INC, I 975) La variable A etant supposee
representer les produits partiels de la multiplication du type xi Yj
Y, la cellule recevant la variable binaire A X i Y representant ces
produits partiels pourra recevoir cette variable Ai des que l'ensemble
des elements binaires {Xi} du multiplicande et l'ensemble des elements
binaires Yj} du multiplicateur auront ete mis en memoire Les temps de
transit de cette variable A, (A S) et T(A R) de produit partiel a
somme et de produit partiel a retenue, pourront donc etre plus eleves
que les autres, du moins pour les cees de rang superieur a un.
Ainsi, un objet de la presente invention est-il de fournx une cellule
d'addition binaire a propagation rapide de la retenue, a trois
variables d'entree (A et/ou A, B et/ou B et C ou C) et deux variables
de sortie (R ou R et S ou S),realisee suivant la technique des
circuits integres a transistors MOS, dans laquelle une entree rapide
recoit un element binaire de retenue (C ou C), tandis que les deux
autres entrees moins rapides recoivent chacune une des deux autres
informations d'entree (A et/ou A, B et/ou B), celles-ci etant
susceptibles d'etre
recues avant l'element binaire de retenue.
Cet objet est realise en ce que l'intervalle de temps s'ecoulant entre
l'arrivee de ces deux informations d'entree et l'arrivee de
l'information de retenue d'entree est mis a profit pour former, a
l'aide d'un circuit de calcul intermediaire recevant ces deux informa-
tions d'entree, la variable intermediaire M = A A B et son complement
M de telle sorte qu'au moment de l'arrivee de la retenue C ou de son
complement C, il ne soit necessaire que d'effectuer les calculs du
type R = A M + C M ou R = A M + C M et S = C M + C M ou S = C M + C M.
L'invention sera mieux comprise et d'autres caracteristiques
apparaitront a l'aide de la description ci-apres et des dessins joints
o: la figure 1 represente une cellule en U utilisee dans la cellule
d'addition selon la presente invention; la figure 2 represente une
cellule de regeneration non inverseuse; la figure 3 represente une
cellule de regeneration inverseuse; la figure 4 represente une
structure simple de multiplieur utilisant des cellules d'addition a
trois entrees et deux sorties; la figure 5 represente une telle
cellule d'addition; la figure 6 represente une cellule NON-ET; la
figure 7 represente une cellule de calcul intermediaire; la figure 8
represente une schematisation de cette cellule de cacul intermediaire;
la figure 9 represente une premiere cellule d'addition selon
l'invention; la figure 10 represente une premiere variante de cette
cellule d'addition; 166 iv 5 a figure 1 represente une deuxieme
variante de cette cellule d'addition la figure 2 represente une
troisieme variante de cette cellule d'addition; et la figure 13
represente un deuxieme type de cellule d'addition selon l'invention.
Sur la figure I est represente un circuit en forme de U a deux
branches I et 2 formant deux entrees, recevant les variables binaires
P et Q, et une sortie, fournissant la variable binaire W La branche de
gauche I est constituee d'un unique transistor MOS de transfert T'
commande par le complement Z de la variable binaire Z La branche de
droite 2 est aussi constituee d'un unique transistor MOS de transfert
Tw commande par la variable binaire Z Si la variable binaire de
commande Z est au niveau logique 1, Z etant au niveau logique 0, le
transistor T conduit et le transistor T'W est bloque La cellule
produit alors a sa sortie une variable binaire W egale a la variable
binaire d'entree Q Inversement, si la variable Z est au niveau logique
0, son complement Z etant a l'etat 1, la cellule en U produira a sa
sortie une variable binaire W egale a la variable binaire d'entree P
Cette cellule en U realise donc la fonction logique W P Z + Q Z
Cependant, les resistances parasites des transistors MOS utilises
peuvent conduire, surtout dans le cas de mise en cascade d'un certain
nombre de telles cellules, a des niveaux logiques qui ne soient pas
suffisamment bien definis Il sera alors necessaire d'effectuer une
regeneration de ces
niveaux logiques apres un certain nombre d'etages de ces cellules.
L'inverseur I, place a la sortie de la cellule en U,permet d'effectuer
une telle regeneration des niveaux et fournit une variable logique
complementee W dont les niveaux logiques sont bien definis.
La figure 2 represente une cellule non inverseuse a deux entrees qui
sera utilisee comme cellule de decouplage entre ces deux entrees et la
sortie Elle est constituee de deux transistors MOS Tla et T'la
commandes respectivement par la variable A et par son complement A.
Ces transistors sont branches en serie entre l'alimentation 3 et la
masse 4 Si la variable d'entree A est au niveau logique 1, la sortie
de la cellule sera reliee a l'alimentation 3 a travers le transistor
Tla rendu passant, T'l etant bloque (A = 0), la sortie sera
pratiquement au potentiel de l'alimentation et on aura Sl = 1 Si A = O
(A = 1), la sortie sera alors reliee a la masse 4 a travers le
transistor T'la et on aura S, = O Cette celluie r-aiise lonc la
fonction logique 51 = A
avec une impedance d'entree pratiquement infinie.
La figure 3 represente une cellule inverseuse a deux entrees qui sera
utilisee comme cellule de decouplage entre ces deux entrees et i a
sortie Son principe de fonctionnement est identique a celui de la
cellule precedente representee a la figure 2 Elle realise la fonction
logique 52 = A avec une impedance d'entree pratiquement infinie Ces
deux cellules seront utilisees pour eviter les courants de
retrocouplage.
La cellule d'addition a trois entrees et deux sorties selon la
presente invention est realisee a partir d'un assemblage de plusieurs
de ces trois cellules classiques et de constatations faites sur la
table de
verite d'un additionneur a trois entrees.
La figure 4 represente une structure connue de multiplieur o les
variables de retenue, fournies par les cellules de base telles celle
representee a la figure 5, se propagent de facon "diagonale" et o les
variables de somme, fournies par ces cellules, se propagent de facon
"verticale" La structure choisie est une structure simple Elle n'est
donnee qu'a titre d'exemple d'application et pour permettre de mieux
situer les problemes que resout l'invention Les variables X et Y.
constituent les elements binaires du multiplicande et du
multiplicateur respectivement de poids i et j Les produits partiels du
type Xi Y sont realises par des cellules NON-ET du type de celle
representee a la figure 6 o les indices i et j ont ete supprimes et le
resteront dans
les descriptions qui suivent de facon a ne pas alourdir les notations.
C'est la cellule representee sur la figure 6 qui fournit
une variable binaire A = X Y a la cellule d'addition a trois entrees.
C'est une fonction logique NON-ET connue realisee en circuit MOS Elle
est constituee du transistor Tx commande par la variable X et du tran-
sistor T commande par la variable Y. Y Le fonctionnement de la cellule
d'additionneur va maintenant etre explique en se reportant a la table
de verite de l'addition de trois variables representee ci-dessous:
A B C S = A E B C R = AB + AC + CB M= A( B
0 0 0 0 0 0 = C
O O O I t BR=A=B; S=C 0 0 l 1 0 0
0 1 0 1 0 I
O l O l O l
0 1 I O I 1
i i IR=C; S=C
I O O 1 O 1 R =C S
I 0 I 0 1 1
l 1 0 0 I O RA= -C l O O O l l i l l i iE O SR=CA=B;SC o l'on a
introduit une nouvelle variable M = A B B, a partir des deux variables
d'entree A et 3, susceptibles d'etre disponibles a l'entree de la
cellule d'addition un certain temps avant l'arrivee de la retenue C.
La variable A est destinee a representer les produits partiels du type
X Yj qui seront fournis a chaque cellule des l'instant o les
elements binaires constituant le multiplicande {Xi} et le multipli-
cateur {Y} auront ete mis en memoire La variable B est destinee a
representer une variable somme fournie par une des cellules d'addition
traitant des elements binaires de meme poids Elle est telle que son
arrivee precede celle de la retenue d'entree qui sera fournie par une
autre cellule de poids immediatement inferieur La retenue C devra
avoir un temps de transit le plus faible possible en particulier vers
la sortie fournissant la retenue R. L'introduction de cette nouvelle
variable M = A @ B permet de reecrire les expressions de la somme S et
de la retenue R et de leurs complements sous la forme
S =C M+ C M ( 1) S =C M + C M ( 3)
IR AM + C M ( 2) + M( 4)
On reconnait en R et S des variables binaires de la forme W = P Z + Q
Z que l'on peut realiser avec des cellules en U telles celle
representee a la figure 1, dont les temps de transit sont
particulierement courts
et ne dependent que des caracteristiques des transistors utilises.
La figure 7 represente une cellule double de calcul inter-
mediaire de la variable M et de son complement M Ce type de cellule
realise a partir de deux transistors MOS Tim, T 2 m (ou T 3 m,T 4 m)
fournit la variable logique FI = A e B (ou F 2 = A E B) On obtient
donc la
variable M en fournissant a la cellule de gauche constituee de tran-
sistors Tl et T 2 m les variables binaires A et B On aura alors en
sortie la variable F 1 = M On obtient la variable M en fournissant
l'une des variables A ou B et le complement B ou A de l'autre On aura
alors en sortie la variable F 2 = M La variable A est obtenue par un
inverseur I m a partir de son complement A venant d'une cellule de
produit partiel telle que celle de la figure 6 Cette cellule double de
calcul 5 a ete symbolisee a la figure 8 Elle fournit la variable M et
son complement M et recoit les variables A, A, B, 3; l'une parmi ces
quatre n'est pas utilisee. L'ensemble des figures 8 et 9 represente
une cellule d'addition du type a trois entrees, ou couples d'entrees,
recevant les
variables (A, A), (B, B),C ou C et deux sorties fournissant la re-
r-; tenue R (eu son complement R) et la somme S (ou son complement S).
* and #38;#x003C; Cette cellule est constituee d'une cellule de d 9
couplage non inver-
seuse (Tla, T'l) qui fournit une variable logique A "decouplee" a la
branche de gauche (T 1 R) de la premiere cellule en U (T 1 R, T 2 R)
qui recoit d'autre part sur sa branche de droite (T 2 R) la retenue
d'entrie C et qui fournit la retenue de sortie R Les transistors MOS
Ti R et T 2 R constituant cette cellule en U sont commandes
respectivement par le complement M' de la variable M et par cette
variable M,tous deux fournis par la cellule de calcul intermediaire 5
Cette cellule comprend de *; plus une deuxieme cellule en U (T 1 s, T
2 S) recevant sur sa branche de gauche (T 2 S) la variable compl 6
ment Ee C fournie par l'inverseur 1 a partir de la retenue d'entrie C
et sur sa branche de droite (T 1 s) cette retenue d'entree C Cette
cellule en U fournit donc a sa sortie la
variable binaire somme S qui servira "d'entrie B" pour une cellule
sui-
vante, c'est-a-dire attaquera une cellule du type calcul intermediaire
qui necessite des niveaux logiques d'entree bien definis Une rdgene-
ration des niveaux est realisde par la cellule inverseuse I 2 recevant
la somme S et fournissant le compliment S de cette somme.
La figure 10 est une variante de la partie de cellule d'addition
representee a la figure 9 La premiere cellule en U (T'i R, T'2 R)
recoit ici le "omplement C de la retenue C sur sa branche de droite
(T'2 R) et devra donc recevoir le complement A de la variable A sur sa
branche de gauche lrelation ( 4)l Cette variable
complimentee A est fournie par la cellule de regeneration inver-
seuse (T 2 a, T'2 a) recevant la variable A et son complement A La
deu-
xieme cellule en U (Tls, T 2 S) avec son inverseur de regeneration I 2
est identique a celle utilisee a la figure 9 et comporte aussi un
inverseur I 2 Si l'on desire conserver le complement S de la somme S a
la sortie de la cellule il est ici necessaire, puisque la variable
d'entree est C et non C, d'utiliser une cellule inverseuse 1 sur la
branche de droite (Tis) commandee par la variable complimentee M au
lieu de l'utiliser sur la branche de gauche (T 2 S) commandee par la
variable M. Que l'on dispose de la variable d'entree C ou de son
complement, on peut donc obtenir en sortie, soit la somme S, soit son
complement S suivant
la position de l'inverseur I 1.
La cellule representee a la figure 11 est une variante de celle
representee a la figure 9 La cellule de decouplage _ ' la premiere
cellule en U sont les memes, et permettent d'obtenir la retenue R.
Cependant, la variable de retenue C est ici fournie, a la premiere
cel-
lule en U, par l'inverseur I 3, a partir du compliment C de la retenue
recue a l'entree Disposant a la fois de C et de C, la somme S ou le
complement S de cette somme sont obtenus de facon identique aux
cellules
precedentes a partir d'une deuxieme cellule en U (T 1 s, T 2 S) avec
rege-
neration par un inverseur I 2 Le temps de transit de retenue comple-
mentee d'entree a retenue de sortie T(-CR) a variable M etablie, est
ici augmente du temps de transit dans l'inverseur 13.
La cellule representee a la figure 12 est une variante de celle
representee a la figure 10 La cellule de decouplage (T 2 a, T'2 a) et
la premiere cellule en U sont'les memes et permettent d'obtenir le
complement Y de la retenue; cependant, le complement C de la retenue
est ici fourni par l'inverseur 13 a partir de la retenue d'entree C.
On peut aussi obtenir la somme S ou son complement S suivant le
branche-
ment des branches de la deuxieme cellule en U a l'entree et a la
sortie
de l'inverseur I 3 Le temps de transit de retenue a retenue comple-
mentee (T(C R) est ici aussi augmente du temps de transit dans
l'inverseur I 3.
La figure 13 represente une cellule d'addition particulie-
rement rapide du type a trois couples d'entrees recevant les variables
(A; A), (B, B) et (C, C) et deux sorties ou couples de sortie
fournissant les variables (R, R) et S ou S Elle peut etre consideree
au niveau de la formation de la retenue de sortie (R, R) comme formee
de deux cellules imbriquees telles celle de la figure Il et celle de
la figure 12 Le fait de disposer a l'entree de la retenue d'entree C
et
de son complement C permet d'eliminer l'inverseur 13 au niveau du cal-
cul de la retenue et de la somme de sortie On a forme ici a l'aide de
la deuxieme cellule en U la variable W S soit W C M + C M de facon a
obtenir en sortie la variable S Le transistor T 2 S commande par la
variable M recoit donc la retenue d'entree C et le transistor T 1 S
com-
mande par le complement M de la variable M recoit donc le comple-
ment C de la retenue d'entree Les temps de transit de retenue a
retenue T(C _R) et T() ne dependent alors que des caracteristiques des
transistors T 2 R et T' 2 R Les temps de transit de retenue a
T 2 R 2 R'
somme t(C S) et de retenue complementee a somme (ou complement de la
somme) T(c S) ne dependent que des caracteristiques des transistors T
1 is
et T 2 S et de l'inverseur 12.
Cependant les resistances parasites des transistors T 2 R et T'2 R de
transit de la retenue peuvent conduire, au bout d'un certain nombre de
cellules logiques en cascade, a des valeurs des retenues de sortie
dont les niveaux logiques soient mal definis Il sera alors necessaire
de rajouter des cellules d'inverseurs 13 et 14 permettant de regenerer
la retenue R et son complement R Les sorties sont alors
croisees si on veut retrouver dans l'ordre la retenue R et son comple-
ment R Une telle cellule, dans laquelle il est possible d'obtenir la
somme de sortie S ou son complement S et la retenue R ou son
complement R, quellesqu'aient etelesentreesfournies (la variable ou
son complement), sans retarder le transit des informations par
l'introduction systematique d'inverseurs,est particulierement commode
pour realiser des multiplieurs asynchrones rapides et favoriser le
transit rapide des informations
"retenue" vers les sorties en eliminant le maximum d'inverseurs.
Bien entendu, les exemples de realisation decrits ne sont
nullement limitatifs de l'invention.
Claims
_________________________________________________________________
REVENDICATIONST Cellule d'addition binaire a propagation rapide de la
retenue, a trois variables d'entree (A et/ou A, B et/ou B et C ou C)
et leux variables de sortie (R ou R et S ou S),realisee suivant la
technique des circuits integres a transistors MOS, dans laquelle une
entree rapide recoit un element binaire de retenue (C ou C), tandis
que les deux au-tres entrees moins rapides recoivent chacune une des
deux autres infor-mations d'entree (A et/ou A, B et/ou B), celles-ci
etant susceptibles d'etre recues avant l'element binaire de retenue,
caracterisee en ce que l'intervalle de temps s'ecoulant entre
l'arrivee de ces deux informations et l'arrivee de la retenue est mis
a profit pour former a l'aide d'un circuit de calcul intermediaire (
5), recevant ces deux informations d'entree, la variable intermediaire
M A A B et son complement M detelle sorte qu'au moment de l'arrivee de
la retenue C ou de son comple-ment C, il ne soit necessaire que
d'effectuer les calculs dutype R = A M + C M ou R = XAM + C Met S: CM=
C M ou S C M + CM.2 Cellule d'addition binaire selon la revendication
1, caracterisee en ce que la cellule de calcul intermediaire ( 5)
elaborant la variable intermediaire M et son complement M est
constituee de deux cellules identiques comprenant chacune deux
transistors MOS (Tlm, T 2, T 3 m, T 4 m) dont les grilles sont
commandees chacune par une des deux variables d'entree susceptibles
d'etre presentes avant la variable de retenue d'entree C, le drain de
l'un etant relie a la grille de l'autre,et dont les sources sont
connectees ensemble et reliees a l'alimenta-tion ( 3) par
l'intermediaire d'une resistance de charge (r 1; r 2) et constituent
la sortie fournissant une fonction logique (F 1; F 2) egale
respectivement a la variable M pour la cellule recevant les variables
non complementees (A, B) et a la variable M pour la cellule recevant
l'une des variables d'entree (B) et le complement de l'autre
(A)parl'intermediaire d'un inverseur (I).m 3 Cellule d'addition
binaire selon l'une des revendications Iou 2, caracterisee en ce que
les calculs du type R = A M + C M ouR A M + C M sont realises a l'aide
d'une premiere cellule en U compor-tant deux transistors de transfert
(TIR, T 2 R; T'IR, T'2 R), le pre-mier (Ti R; T' IR) recevant sur son
entree la variable A ou son comple-ment A et etant commande par le
complement M de la variable intermediaire M, le second (T 2 R; T'2 R)
recevant sur son entree la variable C ou son complement C, et etant
commande par la variable M,la variable R ou son complement R etant
alors forme sur leur sortie commune.- -I: 2516675fI 4 Cellule
d'addition binaire selon l'une quelconquedes reven-Jt dications 1 " 3,
caracterisee en ce que les calculs du type S = C M + C I ou S = C M +
C M sont realises a l'aide d'une deuxieme cellule en U f comportant
deux transistors de transfert (T Is, T 2 S) le premier (T 1 s I 5
recevant sur son entree la variable C ou son complement C et etant t
commande par le complement M de la variable intermediaire M, le If
second (T 2 s) recevant sur son entree le complement C de la variable
C ou I cette variable C et etant commande par la variable M, la
variable S oI son complement S etant alors forme sur leur sortie
commune.I 10 5 Cellule d'addition binaire selon l'une quelconque desf{
revendications 1 a 4, caracterisee en ce que l'on ajoute un circuitr;
inverseur (I 2) a la suite de la deuxieme cellule en U (T 1 s, T 25)
pourobtenir un niveau logique parfaitement defini. 6 Cellule
d'addition binaire selon l'une quelconque desl 15 revendications 1 a
5, caracterisee en ce qu'elle comprend une cellulef: de decouplage non
inverseuse (T la, T'la), fournissant la variable "decouplee" A au
premier transistor (T 1 R) de la premiere cellule en U, quand le
second transistor (T 2 R) recoit la retenue d'entree C. 7 Cellule
d'addition binaire selon l'une quelconque desrevendications 1 a 5,
caracterisee en ce qu'elle comprend une cellulede decouplage
inverseuse (T 2 a, T'2 a), fournissant la variable "decou-plee"
complementee A au premier transistor (T'i R) de la premiere cellule en
U, quand le second transistor (T'2 R) recoit le complement C de
laretenue d'entree - 8 Cellule d'addition binaire selon l'une
quelconque desrevendications l'a 7, caracterisee en ce qu'elle
comporte un inver-seur (I 3) interpose entre l'entree recevant la
retenue d'entree C, ou son complement C, et le second transistor (T 2
R, T'2 R) de la premiere cellule en U (T 1 R, T 2 R; T'1 R T' 2 R), et
en ce que la deuxieme cellule en U (T 1 s, T 2 S) recoit
respectivement sur son premier et son second transistor cette variable
d'entree (C ou) et le complement (C ou C) de cette variable d'entree,
fourni a la sortie de cet inverseur ( 13),ou vice-versa. 9 Cellule
d'addition binaire comprenant une premiere celluled'addition selon la
revendication 6, comportant une cellule de decou-plage non inverseuse
et une premiere cellule en U,recevant la retemnue d'entree C et
fournissant la retenue de sortie R, et une deuxieme cellule d'addition
selon la revendication 7, comportant une cellule de decouplage a*-',"-
"-e Il inverseuse e une premiere cellule en U, recevant le complement
C de la retenue d'entree et fournissant le complement R de la retenue
de sortie, caracterisee en ce qu'elle comprend une deuxieme cellule en
U (Tis, T 25) unique qui recoit sur sa premiere branche, constituee
d'un premier transistor (Tis) commande par le complement M de la
variable interme- diaire, la retenue d'entree C, ou son complement C,
et qui recoit sur sa deuxieme branche, constituee d'un second
transistor (T 2 S) commande par la variable intermediaire M, le
complement C de cette retenue d'entree, ou cette retenue d'entree,
selon que l'on desire obtenir a la sortie del'inverseur (I 2) de
sortie de ladite deuxieme cellule en U, le comple-ment S de la somme
de sortie, ou cette somme de sortie.rr r
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TextMine: Publication Composition
FR2516675
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1. Welcome to TextMine.
The TextMine service has been carefully designed to help you
investigate, understand, assess and make discoveries within patent
publications, quickly, easily and efficiently.
This tour will quickly guide you through the main features.
Please use the "Next" button in each case to move to the next step
of the tour (or you can use [Esc] to quit early if you don't want
to finish the tour).
2. The main menu (on the left) contains features that will help you
delve into the patent and better understand the publication.
The main feature being the list of found items (seperated into
colour coded categories).
3. Click the Minesoft logo at any time to reset TextMine to it's
initial (start) state.
4. You can select which part of the document you'd like to view by
using the pull down menu here.
You can select "Full Text" to view the entire document.
5. For non-latin languages, (in most cases) full text translations
are available, you can toggle them on and off here.
You can also toggle the inline discovery translations between
English and their original language.
6. The pie chart icon will open a basic statistical breakdown of the
publication.
7. The sort icon allows you to sort the listed categories based on
the number of instances found.
Click to toggle between ascending and descending.
8. You can use the refine box to refine the discovered items in the
sections below.
Simply type what you are looking for, any items that do not match
will be temporarily hidden.
9. The publication has been analysed and we have identified items
within it that fit into these categories.
The specific items found are listed within the category headings.
Click the section header to open that section and view all the
identitfied items in that section.
If you click the checkbox all items in that section will be
highlighted in the publication (to the right).
The best thing to do is to experiment by opening the sections and
selecting and unselecting checkboxes.
10. The main output window contains the publication full text (or part
thereof if selected).
11. The Tools section contains tools to help you navigate the
"discovered" (highlighted) items of interest.
The arrows and counter let you move through the highlighted items
in order.
12. Other tools include a "Preview" option [ [preview.png] ] and the
ability to mark the relative locations of highlighted items by
using the "Marker" option [ [marker.png] ].
Try these out to best understand how they work, and to discover if
they are of use to you.
13. Items selected from the menu on the left will be highlighted in
the main publication section (here in the middle of the screen).
Click them for further information and insights (including
chemical structure diagrams where available).
14. Please experiment with TextMine - you cannot make any permanent
changes or break anything and once your session is closed (you've
log out) all your activity is destroyed.
Please contact Minesoft Customer Support if you have any questions
or queries at: support@minesoft.com
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implemented)_____
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