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TTI
(5)
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Est A
(5)
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Etre
(3)
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Tre
(3)
[10][_]
DANS
(2)
[11][_]
Tir
(1)
[12][_]
Sys
(1)
[13][_]
TTII
(1)
[14][_]
Tif
(1)
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Con A
(1)
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Cin
(1)
[17][_]
Physical
(10/ 10)
[18][_]
de 5 V
(1)
[19][_]
2,5 V
(1)
[20][_]
0,4 V
(1)
[21][_]
7,5 m
(1)
[22][_]
27,5 m
(1)
[23][_]
30 m
(1)
[24][_]
de 11 m
(1)
[25][_]
de 30 m
(1)
[26][_]
de 20 m
(1)
[27][_]
6 N
(1)
[28][_]
Molecule
(4/ 8)
[29][_]
impe
(3)
[30][_]
nexion
(3)
[31][_]
DES
(1)
[32][_]
CO
(1)
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Publication
_________________________________________________________________
Number FR2519212A1
Family ID 1917809
Probable Assignee Bell Telephone Labor Inc
Publication Year 1983
Title
_________________________________________________________________
FR Title CIRCUIT LOGIQUE A TROIS ETATS
Abstract
_________________________________________________________________
L'INVENTION CONCERNE LES CIRCUITS LOGIQUES DONT LA SORTIE PEUT PRENDRE
UN ETAT A HAUTE IMPEDANCE, EN PLUS DES ETATS LOGIQUES "0" ET "1".
UN CIRCUIT LOGIQUE TTL A TROIS ETATS COMPORTE NOTAMMENT UN RESEAU DE
REDUCTION DE PUISSANCE T6, R7, R8 QUI EST DESTINE A REDUIRE LA
DISSIPATION DE PUISSANCE DANS LE TROISIEME ETAT A HAUTE IMPEDANCE,
TOUT EN PERMETTANT UNE COMMUTATION RAPIDE ENTRE LES DEUX ETATS
LOGIQUES DU CIRCUIT. LE RESEAU DE REDUCTION DE PUISSANCE COMPREND UN
TRANSISTOR T6 BRANCHE EN SERIE ENTRE LA RESISTANCE DE COLLECTEUR R1 ET
LE COLLECTEUR DU TRANSISTOR DE DEDOUBLEMENT DE PHASE T2. LORSQUE LE
CIRCUIT EST DANS L'ETAT A HAUTE IMPEDANCE, LE TRANSISTOR DE REDUCTION
DE PUISSANCE EST BLOQUE POUR INTERROMPRE LA CIRCULATION DU COURANT PAR
LA RESISTANCE DE COLLECTEUR R1.
APPLICATION AUX CIRCUITS D'ATTAQUE DE BUS.
Description
_________________________________________________________________
La presente invention concerne les circuits logi- ques a trois etats
Les circuits TTL a trois etats, qui peu- vent prendre un troisieme
etat a haute impedance, en plus des etats binaires " 1 " et "O", sont
des dispositifs connus De tels circuits sont tres couramment utilises
dans des applica- tions dans lesquelles plusieurs circuits sont
connectes a un bus commun, et un seul des circuits applique des
donnees (un " 1 " ou un "O" binaire)au bus a un instant donne, tandis
que les autres circuits sont dans le troisieme etat a haute impe-
dance.
On decrira l'invention en relation avec les dessins annexes sur
lesquels: La figure 1 est un schema d'un circuit TTI a trois etats de
type connu et La figure 2 est un schema d'un exemple de circuit
logique a trois etats conforme a l'invention.
Sur les figures, les elements similaires sont desi- gnes par les memes
references.
On va maintenant considerer la figure 1 sur laquelle un circuit 100
comprend une porte logique 110 ayant une borne d'entree de donnees 101
qui est destinee a recevoir un signal de donnees, une borne de sortie
102, une premiere borne d'ali- mentation 104 qui est destinee a
recevoir une tension d'ali- mentation Voc (d'une valeur
caracteristique de 5 V), et une seconde borne d'alimentation 105 qui
est destinee a recevoir une seconde tension d'alimentation qui, dans
ce cas, corres- pond a la masse Un reseau de connexion au potentiel
d'alimen- tation eleve est connecte entre la borne de sortie et la
borne d'alimentation Vaa, et ce reseau comprend des transistors T 4 et
T 5 branches en paire Darlington modifiee, une resistance R 6 branchee
entre la borne d'alimentation VOC et les collecteurs communs des
transistors T 4 et T 5, une resistance R 5 et une diode D 3 connectees
en serie entre 1 ' emetteur de T 4 et laborne de sortie Lorsque T 4 et
T 5 sont places dans leurs etats con- ducteurs, le reseau de connexion
au potentiel d'alimentation eleve est place a l'etat actif de facon a
fournir un courant circulant de la borne d'alimentation V 00 vers la
borne de sor- tie Un reseau de connexion au potentiel d'alimentation
bas est connecte entre la borne de sortie et la borne de masse, et ce
reseau consiste en un transistor Tl Lorsque le tran- sistor Tl est
place dans son etat conducteur, le reseau de connexion au potentiel
d'alimentation bas est place a l'etat actif, pour absorber un courant
de charge circulant de la borne de sortie vers la borne de masse Les
reseaux de conne- xion au potentiel d'alimentation eleve et au
potentiel d'ali- mentation bas sont places selectivement a l'etat
actif par un reseau de dedoublement de phase qui comprend un
transistor de dedoublement de phase T 2 dont la base est connectee a
la bor- ne d'entree de donnees et dont le collecteur et l'emetteur
sont respectivement connectes aux bases de T 4 et Tl, une re- sistance
de collecteur Rl qui est connectee entre le collec- teur de T 2 et la
borne d'alimentation V 00, et un reseau clas- sique de conversion des
signaux sous forme carree, constitue par un transistor T 3 et des
resistances R 3 et R 4, qui est connecte entre l'emetteur de T 2 et la
borne de masse Une re- sistance R 2 est connectee entre la base de T 2
et la borne d'alimentation V CO Lorsque le signal de donnees recu par
la base de
T 2 est a un niveau bas tel que T 2 soit dans l'etat non conduc- teur,
la base de T 4 est tiree par RH vers une valeur approxi- mativement
egale a V and #x003C;a, ce qui fait passer T 4 et T 5 a l'etat
conducteur, et le courant de base dirige vers Tl est supprime, ce qui
fait passer Tl a l'etat non conducteur Dans ces con- ditions, le
reseau de connexion au potentiel d'alimentation eleve est actif et le
reseau de connexion au potentiel d'ali- mentation bas est inactif, ce
qui fait passer la borne de sor- tie a un niveau de tension logique "
1 " superieur a 2,5 V (en considerant une logique positive).
Lorsque le signal de donnees est a un niveau haut tel que T 2 soit
amene a l'etat conducteur par le courant de base fourni par R 2, la
base de T 4 est tiree vers une tension basse, ce qui fait passer T 4
et T 5 a l'etat non conducteur, et Tl est amene a l'etat conducteur
par le courant de base qui est fourni par T 2 Dans ces conditions, le
reseau de con- nexion au potentiel d'alimentation eleve est inactif et
le reseau de connexion au potentiel d'alimentation bas est actif, ce
qui fait passer la borne de sortie a un niveau logique
" O " inferieur a 0,4 V (en considerant une logique positive).
Le circuit de la figure 1 comprend egalement un re- seau
d'invalidation 106 qui comprend une borne d'entree de commande 103 et
un transistor Tii dont la base est connectee de facon a recevoir un
signal de commande provenant de la borne d'entree de commande, dont le
collecteur est connecte aux cathodes de diodes de couplage Dl et D 2
et dont l'emetteur est connecte a la borne de masse Les anodes de Dl
et D 2 sont respectivement connectees a la base et au collecteur de T
2.
Lorsque le signal de commande est a un niveau bas tel que Tii soit
dans l'etat non conducteur, le reseau d'in- validation est inactif et
n'a pratiquement aucun effet sur le fonctionnement a deux etats de la
porte decrite ci-dessus.
Cependant, lorsque le signal de commande est a un niveau haut tel que
TVI soit amene dans l'etat conducteur, le circuit d'invalidation est
actif de facon a absorber du courant a par- tir des bases de T 2 et T
4, ce qui fait passer a l'etat non conducteur l'ensemble des
transistors Tl, T 2, T 4 et T 5 Dans ces conditions, les reseaux de
connexion au potentiel d'ali- mentation eleve et au potentiel
d'alimentation bas sont tous deux inactifs, independamment du signal
de donnees, et la bor- ne de sortie passe dans un troisieme etat dans
lequel elle est isolee de la borne Vcc et de la borne de masse par les
impe- dances respectives de T 5 et Tl a l'etat non conducteur.
Les diodes Dl et D 2 qui connectent la porte au re- seau
d'invalidation permettent seulement une circulation de courant
unidirectionnellede la porte vers le reseau d'invali- dation Par
consequent, on peut connecter plus d'une porte au reseau
d'invalidation, par l'intermediaire de diodes similai- res.
Pour obtenir des vitesses de commutation plus ele- vees pour le
circuit de la figure 1, les transistors Tl, T 2 et T 3 de la porte et
Tii du reseau d'invalidation sont de fa- con caracteristique des
transistors comportant une fixation de niveau par diode Schottky, et
les diodes Di, D 2 et D 3 sont de facon caracteristique des diodes
Schottky Il est bien con- nu qu'un transistor comportant une fixation
de niveau par dio- de Schottky a un temps de blocage plus court qu'un
transistor classique, et qu'une diode Schottky a un temps de stockage
de charge plus court qu'une diode classique De plus, les resis- tances
Ri, R 2, R 5 et R 6 de la porte ont des valeurs relative- ment faibles
pour fournir des courants d'attaque internes eleves pour les
transistors de la porte Par exemple, les re- sistances Ri, R 2, R 5 et
R 6 dans le circuit de la figure 1 ont des valeurs caracteristiques
respectives de 900 a and #x003C;, 2,8 k- C, 400 QQ et 60 Q Un probleme
qui se pose avec le circuit TTL a trois etats de type classique
consiste en ce que lorsque le reseau d'invalidation est actif, un
chemin de courant a impedance relativement-basse existe entre la borne
d'alimentation V, et la borne de masse, par Ri, D 2 et T Ii Par
consequent, le circuit a-une dissipation de puissance relativement
elevee lorsqu'il est dans l'etat a haute impedance Par exemple, le
circuit de la figure 1 dissipe de facon caracteristique 7,5 m W dans
l'etat logique " 1 ", 27,5 m W dans l'etat logique " O " et 30 m W
dans l'etat a haute impedance Dans l'application concernant un bus
commun qui est considereeci-dessus, tous les circuits connectes a un
bus, sauf un, sont dans l'etat a haute impedance a un instant donne
quelconque Par consequent, la dissipation de puissance dans l'etat a
haute impedance des circuits logiques a trois etats classiques peut
contribuer notablement a la dissipation de puissance globale d'un sys-
teme base sur une structure de bus, tel qu'un processeur de donnees Il
est generalement souhaitable de minimiser la dis- sipation de
puissance d'un systeme dans le but de minimiser le cout du systeme en
ce qui concerne les exigences d'alimen- tation, de refroidissement et
d'encombrement.
Un autre probleme du circuit TTI a trois etats de type classique, qui
est lie au probleme de la dissipation de puissance elevee, consiste en
ce que le reseau d'invalidation doit absorber un courant relativement
eleve pour chacune des portes qu'il dessert Par consequent, un reseau
d'invalidation caracteristique ayant une capacite d'absorption de
courant de m A ne peut desservir que trois portes du type represente
sur la figure 1 Il en resulte qu'un systeme utilisant de nombreuses
portes logiques a trois etats peut necessiter un nombre excessif de
reseaux d'invalidation O Lorsque le syste- me est totalement ou
partiellement integre sur une seule pu- ce, il est particulierement
important de minimiser le nombre de reseaux d'invalidation que
necessite le systeme, afin d'utiliser l'aire de puce la plus reduite
possible.
On peut reduire la dissipation de puissance dans l'etat a haute
impedance d'un circuit TTL a trois etats en augmentant la valeur de la
resistance de collecteur R 1, pour augmenter l'impedance du chemin de
courant allant vers le re- seau d'invalidation Cependant, le fait
d'elever la valeur de Rl a l'inconvenient de reduire egalement le
courant d'at- taque qui est applique aux reseaux de connexion au
potentiel d'alimentation eleve et au potentiel d'alimentation bas pen-
dant le fonctionnement a deux etats, ce qui degrade la vi- tesse de
commutation du circuit aussi bien pour la transition du niveau logique
" 1 " vers le niveau logique "O" (1-0) que pour la transition du
niveau logique "O" vers le niveau logi- que " 1 " (0-1).
Une technique de circuit de l'art anterieur pour reduire la
dissipation de puissance dans l'etat a haute impe- dance d'un circuit
TTL a trois etats, qui occasionne une moin- dre degradation de la
vitesse de commutation du circuit, con- siste a elever la valeur de la
resistance de collecteur et a ajouter un transistor d'augmentation de
courant branche en parallele sur le transistor de dedoublement de
phase La base et l'emetteur du transistor d'augmentation de courant
sont respectivement connectes a la base et a l'emetteur du transis-
tor de dedoublement de phase T 2 Le collecteur du transistor
d'augmentation de courant est connecte a la borne d'alimenta- tion
Vya, soit directement soit indirectement par l'interme- diaire d'une
resistance de faible valeur Ainsi, la dissipa- tion de puissance dans
l'etat a haute impedance est reduite par la valeur plus elevee de la
resistance de collecteur, ce qui augmente l'impedance du chemin de
courant vers le reseau d'invalidation, et un courant d'attaque
supplementaire pour le reseau de connexion au potentiel d'alimentation
bas est fourni par le transistor d'augmentation de courant, qui n'est
pas connecte au reseau d'invalidation Cette technique de l'art
anterieur reduit donc la dissipation de puissance dans l'etat a haute
impedance, tout en preservant pratiquement la vitesse de commutation
pour la transition 1-0, par rapport a celle du circuit TTI classique.
Cette technique presente cependant l'inconvenient qui consiste en ce
que le courant d'attaque applique au re- seau de connexion au
potentiel d'alimentation eleve n'est pas augmente* et le circuit
souffre d'une degradation de la vitesse de commutation pour la
transition 0-1, a cause de la valeur relativement elevee de la
resistance de collecteur.
Il existe donc un besoin portant sur un circuit TTII a trois etats
ayant une plus faible dissipation de puissance dans l'etat a haute
impedance que le circuit de l'art ante- rieur, tout en preservant
pratiquement les vitesses de com- mutation pour la transition 0-1
comme pour la transition 1-0, par rapport aux vitesses correspondantes
du circuit TTI a trois etats classique.
Conformement a l'invention, un circuit logique a trois etats comprend
des premiere et seconde bornes destinees a recevoir respectivement des
premiere et seconde tensions d'alimentation, des moyens de connexion
au potentiel d'ali- mentation eleve qui sont branches entre la
premiere borne et une borne de sortie de facon a fournir un courant
circulant de la premiere borne vers la borne de sortie, lorsqu'ils
sont places a l'etat actif, des moyens de connexion au potentiel
d'alimentation bas qui sont branches entre la seconde borne et la
borne de sortie de facon a absorber un courant cirulant de la borne de
sortie vers la seconde borne, lorsqu'ils sont places a l'etat actif,
des moyens de dedoublement de phase qui sont branches entre les
premiere et seconde bornes et qui reagissent a un signal de donnees
provenant de moyens d'entree de donnees de facon a faire passer
selectivement a l'etat ac- tif les moyens de connexion au potentiel
d'alimentation eleve ou les moyens de connexion au potentiel
d'alimentation bas, des moyens d'invalidation qui sont branches aux
moyens de de- doublement de phase et qui peuvent etre places a l'etat
actif par un signal de commande de facon a absorber du courant a
partir des moyens de dedoublement de phase, afin de placer
simultanement a l'etat inactif les moyens de connexion au potentiel
d'alimentation eleve et les moyens de connexion au potentiel
d'alimentation bas, et des moyens de reduction de puissance qui sont
branches en serie avec les moyens de de-; doublement de phase et les
moyens d'invalidation, de facon a interrompre la circulation du
courant dans les moyens de de- doublement de phase et a etablir un
chemin de courant a im- pedance relativement elevee vers les moyens
d'invalidation, sous la dependance du passage a l'etat actif des
moyens d'in- validation. Dans un mode de realisation prefere de
l'invention, le reseau de dedoublement de phase comprend un transistor
de dedoublement de phase dont le collecteur est connecte au re- seau
de connexion au potentiel d'alimentation eleve, dont l'emetteur est
connecte au reseau de connexion au potentiel d'alimentation bas et
dont la base est connectee a une borne d'entree de donnees, et une
resistance de collecteux dont une extremite est connectee a la borne
d'alimentation Vc O etauiest connectee-en serie avec le collecteur du
transistor de dedou- blement de phase La base et le collecteur du
transistor de dedoublement de phase sont egalement connectes au reseau
d'invalidation par l'intermediaire de diodes respectives, et un reseau
de conversion de signal sous forme carree est con- necte entre
l'emetteur du transistor de dedoublement de phase et la seconde borne
d'alimentation Une seconde resistance ayant une valeur notablement
superieure a celle de la resis- tance de collecteur est connectee
entre la base du transistor de dedoublement de phase et la premiere
borne d'alimentation.
Les moyens de reduction de puissance comprennent un transis- tor de
reduction de puissance dont la base est connectee par une diode au
reseau d'invalidation, dont le collecteur est connecte a l'autre
extremite de la resistance de collecteur et dont l'emetteur est
connecte au collecteur du transistor de dedoublement de phase Les
moyens de reduction de puissan- ce comprennent egalement une troisieme
resistance qui est connectee entre la premiere borne d'alimentation et
la base du transistor de reduction de puissance et qui a une valeur
notablement superieure a celle de la resistance de collecteur.
Il existe egalement une quatrieme resistance qui est connectee entre
la premiere borne d'alimentation et les moyens de con nexion au
potentiel d'alimentation eleve et qui a une valeur notablement
superieure a celle de la resistance de collecteur. Lorsque le reseau
d'invalidation est actif, les reseaux de connexion au potentiel
d'alimentation eleve et au potentiel d'alimentation bas sont inactifs,
du fait de la suppression des courants d'attaque qui sont fournis
respectivement par l'intermediaire du transistor de dedoublement de
phase et de sa resistance de collecteur, et la borne de sortie passe a
l'etat a haute impedance De plus, le transistor de reduction de
puissance passe dans l'etat non conducteur pour interrompre la
circulation du courant dans la resistance de collecteur, et le chemin
de courant a impedance relativement basse allant de la premiere borne
d'alimentation au reseau d'invalidation en passant par la resistance
de collecteur est elimine et il est remplace par les chemins de
courant a impedance relative- ment elevee qui passent par les
troisieme et quatrieme resis- tances Ainsi, les moyens de reduction de
puissance permettent d'utiliser une resistance de collecteur de valeur
relativement faible pour procurer des vitesses de commutation elevees
pour les deux transitions 0-1 et 1-0, mais ils eliminent le chemin de
courant a impedance relativement faible passant par la re- sistance de
collecteur lorsque le circuit est dans l'etat a haute impedance, afin
de reduire la dissipation de puissance du circuit et de permettre au
reseau d'invalidation de desser- vir davantage de portes.
On va maintenant considerer la figure 2 sur laquelle on voit un
circuit 200 qui comprend une porte logique 201 ayant une borne
d'entree de donnees 101 destinee a recevoir un signal de donnees, une
borne de sortie 102, une premiere borne 104 destinee a recevoir une
tension d'alimentation V et une seconde borne 105 destinee a recevoir
une seconde ten- sion d'alimentation, qui correspond a la masse dans
cet exem- ple Un reseau de connexion au potentiel d'alimentation
eleve, de type classique, est connecte entre la borne de sortie et la
borne d'alimentation V, et ce reseau comprend une paire de transistors
Darlington modifiee, T 4 et T 5, des resistances R 5 et R 6 et une
diode D 3 Un reseau de connexion au potentiel d'alimentation bas, de
type classique, consistant en un tran- sistor Tl, est connecte entre
la borne de sortie et la borne de masse L Tes reseaux de connexion au
potentiel d'alimentation eleve et au potentiel d'alimentation bas sont
places selecti- vement a l'etat actif par un reseau de dedoublement de
phase classique, sous l'effet d'un signal de donnees qui est recu sur
la borne d'entree de donnees Le reseau de dedoublement de phase
comprend un transistor de dedoublement de phase T 2, une resistance de
collecteur RI dont une extremite est connectee a la borne
d'alimentation V Ca et qui est branchee en serie avec le collecteur de
T 2, et un reseau classique de conversion du signal sous forme carree,
qui consiste en un transistor T 3 et des resistances R 3 et R 6,
connectes entre l'emetteur de T 2 et la borne de masse De plus, la
base du transistor de de- doublement de phase T 2 est connectee a la
borne d'entree de donnees, son collecteur est connecte a la base de T
4 et son emetteur est connecte a la base de Tl Une resistance R 2 est
connectee entre la borne Vcc et la base de T 20 lia porte comprend
egalement un reseau de reduction de puissance qui comporte un
transistor T 6, dont le collecteur est connecte a l'autre extremite de
Ri et dont l'emetteur est connecte au collecteur de T 2 et a la base
de T 4, et une re- sistance R 7 qui est connectee entre la borne
d'alimentation Vcc et la base de T 6 Une resistance R 8 est connectee
entre la borne d'alimentation Vcc et la base de T 4.
Le circuit comprend egalement un reseau d'invalida- tion classique 106
qui comporte une borne d'entree de comman- de 103 destinee a recevoir
un signal de commande, et un tran- sistor Till dont la base est
connectee a la borne d'entree de commande, dont le collecteur est
connecte a la base et au col- lecteur de T 2 et a la base de T 6, par
l'intermediaire de dio- des respectives Dl, D 2 et D 4, et dont
l'emetteur est connecte a la borne de masse Chacune des diodes Dl, D 2
et D 4 est con- nectee de facon a permettre uniquement une circulation
de courant unidirectionnelle vers le reseau d'invalidation.
Lorsque le signal de commande qui est applique a la base de T 11 est
un niveau bas tel que Ti 1 soit dans l'etat non conducteur, le reseau
d'invalidation est place a l'etat inactif Dans ces conditions, T 6 est
amene dans son etat conducteur par le courant d'attaque de base fourni
par R 7, et la porte fonctionne dans un mode a deux etats, de la ma-
niere decrite ci-dessus pour le circuit TTL classique.
Lorsque le signal de commande est un niveau haut tel que Tii soit
amene dans l'etat conducteur, le reseau d'invalidation est place a
l'etat actif de facon a absorber du courant a partir des bases de T 2,
T 6 et T 4 Dans ces con- ditions, tous les transistors Tl, T 2, T 4, T
5 et T 6 sont dans l'etat non conducteur, et la borne de sortie passe
dans le troisieme etat, a haute impedance. la circulation du courant
de la borne d'alimenta- tion V O c vers le collecteur de T 2 par
l'intermediaire de Rl est interrompue lorsque T 6 est dans l-etat non
conducteur.
Par consequent, la dissipation de puissance du circuit dans l'etat a
haute impedance est determinee dans une large me- sure par le courant
qui circule dans les resistances R 2, R 7 et R 7, chacune d'elles
ayant une valeur qui est notablement superieure a celle de Rl Dans le
mode de realisation prefe- re, les valeurs de Ri, R 2, R 7 et R 8 sont
respectivement:
900 A, 2,8 kfl, 5 k Q et 10 k O Q La dissipation de puis- sance dans
l'etat a haute impedance pour le mode de realisa- tion prefere est de
facon caracteristique de 11 m W, au lieu de 30 m W pour le circuit TTL
classique Dans les etats logi- ques " 1 " et " O ", la dissipation de
puissance du mode de rea,- lisation prefere est pratiquement la m 9 me
que celle du cir- cuit TTL classique de la figure 1.
Pour les memes valeurs de Rl, R 3, R 4, R 5 et R 6, les vitesses de
commutation du circuit de la figure 2 pour les deux transitions 0-1 et
10 sont pratiquement preservees, par rapport a celles de circuits TTL
classiques Dans le cir- cuit de la figure 2, le temps de deblocage de
T 6 introduit une legere augmentation du retard pour la transition
1-0, et la capacite supplementaire presente sur le collecteur de T 2,
qui resulte du fait que T 6 et R 8 sont connectes sur ce col- lecteur,
introduit une legere augmentation du retard pour la 1 1 transition 0-1
le reseau de reduction de puissance introduit egalement une
augmentation dans le temps necessaire pour le passage du circuit de
l'etat a haute impedance a l'un des etats binaires, c'est-a-dire du
temps de validation Cepen- dant, un temps de validation plus long
n'affecte habituelle- ment pas de facon defavorable les performances
du systeme, du fait que le mode de fonctionnement prefere d'un bus
utilise en temps partage consiste a invalider un circuit a trois etats
branche au bus avant d'en valider un autre. la resistance R 8 est
avantageusement ajoutee au cir- cuit de la figure 2 de maniere a
assurer un niveau logique
" 1 " correct sur la borne de sortie.
On peut augmenter les valeurs de R 7 et R 8 pour ob- tenir une
reduction supplementaire de la dissipation de puis- sance du circuit
dans l'etat a haute impedance Cependant, une telle augmentation
entrainerait une legere degradation supplementaire des vitesses de
commutation du circuit Pour obtenir des vitesses de commutation
elevees pour le circuit, les transistors Tl, T 2, T 3, T 4, T 6 et Tii
comportent une fi- xation de niveau par diode Schottky et les diodes
Dl, D 2, D 3 et D 4 sont des diodes Schottky Cependant, l'utilisation
de diodes Schottky et de transistors comportant une fixation de niveau
par diode Schottky n'est pas obligatoire pour la mise en oeuvre de
l'inventions Grace a la reduction que procure l'invention en ce qui
concerne le courant circulant pour chaque porte vers le reseau
d'invalidation, chaque reseau d'invalidation peut -desservir un plus
grand nombre de portes de ce type que de portes TTI classiques Par
exemple, un reseau d'invalidation ayant une capacite d'absorption de
courant de 20 m A peut des- servir jusqu'a neuf portes du type
represente sur la figure 2.
Le reseau d'invalidation peut 9 tre une porte logi- que TTL a deux
etats, d'un type approprie, comme un inverseur, au lieu du transistor
unique qui est utilise dans le circuit de la figure 2.
Le signal de donnees qui est recu sur le transistor de dedoublement de
phase peut etre fourni par le collecteur d'un transistor d'entree
ayant des emetteurs multiples desti- nes a recevoir des signaux
d'entree respectifs, et une base qui est connectee a la borne
d'alimentation Vac par l'inter- mediaire d'une resistance appropriee,
a la place de la borne d'entree de donnees et de la resistance R 2 qui
sont utilisees dans le circuit de la figure 2.
Bien qu'on ait decrit l'invention en considerant un circuit TTL a
trois etats de type particulier, avec fixation de niveau par diode
Schottky, l'homme de l'art notera qu'on peut apporter au circuit les
modifications indiquees ci-des- sus, ainsi que d'autres A titre
d'exemple, le reseau de re- duction de puissance constitue par le
transistor T 6 et la re- sistance R 7, qui est utilise dans le mode de
realisation pre- fere, peut etre remplace par d'autres formes de
reseaux de reduction de puissance qui reagissent au passage a l'etat
actif du reseau d'invalidation en interrompant la circulation du
courant dans la resistance de collecteur et en etablissant un chemin
de courant a impedance relativement elevee vers le reseau
d'invalidation De plus, l'invention est applicable a toutes les formes
de circuits TTL, et non seulement a des circuits TTL de puissance
elevee avec fixation de niveau par diode Schottky.
Claims
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REVENDICA TIONS
1 Circuit logique a trois etats comprenant des premiere et seconde
bornes destinees a recevoir respectivement des premiere et seconde
tensions d'alimentation, des moyens de connexion au potentiel
d'alimentation eleve qui sont bran- ches entre la premiere borne et
une borne de sortie, de facon a fournir un courant circulant de la
premiere borne vers la borne de sortie, lorsqu'ils sont places a
l'etat actif, des moyens de connexion au potentiel d'alimentation bas
qui sont branches entre la seconde borne et la borne de sortie, de fa-
con a absorber un courant circulant de la borne de sortie vers la
seconde borne, lorsqu'ils sont places a l'etat actif, des moyens de
dedoublement de phase branches entre les premie- re et seconde bornes
et reagissant a un signal de donnees qui provient de moyens d'entree
de donnees en faisant passer se- lectivement a l'etat actif les moyens
de-connexion au poten- tiel d'alimentation eleve ou les moyens de
connexion au poten- tiel d'alimentation bas, des moyens d'invalidation
qui sont branches aux moyens de dedoublement de phase et qui peuvent 9
tre actionnes par un signal de commande de facon a absorber un courant
a partir des moyens de dedoublement de phase afin de faire passer
simultanement a l'etat inactif les moyens de connexi 6 N au potentiel
d'alimentation eleve et les moyens de connexion au potentiel
d'alimentation bas, caracterise en ce qu'il comporte des moyens de
reduction de puissance (T 6, R 7, RS) qui sont branches en serie avec
les moyens de dedouble- ment de phase (T
2, T
3, R 1-R 4) et aux moyens d'invalidation (106) de facon a interrompre
la circulation du courant dans les moyens de dedoublement de phase et
a etablir un chemin de courant a impedance relativement elevee vers
les moyens d'invalidation, sous l'effet du passage a l'etat actif des
moyens d'invalidation. 2 Circuit selon la revendication 1, caracterise
en ce que les moyens de dedoublement de phase comprennent un
transistor de dedoublement de phase (T 2) qui comporte une electrode
de base branchee aux moyens d'entree de donnees (101), une electrode
de collecteur branchee aux moyens de connexion au potentiel
d'alimentation eleve (T
4, T
5, R 5, R
6, D 3) et une electrode d'emetteur branchee aux moyens de con- nexion
au potentiel d'alimentation bas (Tl), une premiere resistance (Rl)
dont une extremite est branchee a la premie- re borne (104) et qui est
connectee en serie avec l'electrode de collecteur du transistor de
dedoublement de phase, et des moyens (T 3, R 3, R 4) qui connectent
l'electrode d'emetteur du transistor de dedoublement de phase a la
seconde borne (105); les moyens d'invalidation comprennent un premier
transistor (Tii) ayant une electrode de base connectee a des moyens
d'en- tree de signal de commande (103), et une electrode d'emetteur
connectee a la seconde borne; il existe une premiere diode (Dl) et une
seconde diode (D 2) ayant chacune une electrode connectee
respectivement aux electrodes de base et de collec- teur du transistor
de dedoublement de phase et l'autre elec- trode connectee a
l'electrode de collecteur du premier tran- sistor; et les moyens de
reduction de puissance comprennent un second transistor (T 6) ayant
une electrode de collecteur qui est connectee a l'autre extremite de
la premiere resis- tance, une electrode d'emetteur qui est connectee a
l'electro- de de collecteur du transistor de dedoublement de phase,
une seconde resistance (R 7) qui est connectee entre la premiere borne
et l'electrode de base du second transistor, et une troisieme diode (D
4) qui est connectee entre l'electrode de base du second-transistor et
l'electrode de collecteur du premier transistor. 3 O Circuit selon la
revendication 2, caracterise en ce que les moyens de connexion au
potentiel d'alimentation bas comprennent un troisieme transistor (Tl)
ayant une elec- trode de base connectee a l'electrode d'emetteur du
transis- tor de dedoublement de phase, une electrode de collecteur
connectee a la borne de sortie (102) et une electrode d'emet- teur
connectee a la seconde borne, et les moyens de connexion au potentiel
d'alimentation eleve comprennent un quatrieme transistor (T 5) ayant
une electrode d'emetteur connectee a la borne de sortie, un cinquieme
transistor (T 4) ayant une elec- trode de base connectee a l'electrode
de collecteur du tran- sistor de dedoublement de phase, une electrode
de collecteur connectee a l'electrode de collecteur du quatrieme
transistor et une electrode d'emetteur connectee a l'electrode de base
du quatrieme transistor, une troisieme resistance (R 6) connec- tee
entre la premiere borne et l'electrode de collecteur du quatrieme
transistor, et une quatrieme resistance (R 8) connec- tee entre la
premiere borne et l'electrode de base du cin- quieme transistor, la
quatrieme resistance ayant une valeur notablement superieure a celle
de la premiere resistance. 4 Circuit selon la revendication 3,
caracterise en ce qu'il comprend une cinquieme resistance (R 5) dont
une ex- tremite est connectee a l'electrode d'emetteur du cinquieme
transistor, et une quatrieme diode (D 3) connectee entre l'au- tre
extremite de la cinquieme resistance et l'electrode d'emetteur du
quatrieme transistor; et les moyens qui connec- tent l'electrode
d'emetteur du transistor de dedoublement de phase a la seconde borne
comprennent un sixieme transistor (T 3) ayant une electrode d'emetteur
connectee a la seconde borne, une sixieme resistance (R 4) connectee
entre l'electrode d'emetteur du transistor de dedoublement de phase et
l'elec- trode de base du sixieme transistor, et une septieme resistan-
ce (R 3) connectee entre l'electrode d'emetteur du transistor de
dedoublement de phase et l'electrode de collecteur du si- xieme
transistor. Circuit selon l'une quelconque des revendications 2 a 4,
caracterise en ce que les moyens d'entree de donnees comportent une
borne d'entree de donnees (101) qui est connec- tee a l'electrode de
base du transistor de dedoublement de phase, et en ce qu'il comporte
une resistance (R 2) qui est connectee entre la premiere borne et
l'electrode de base du transistor de dedoublement de phase et qui a
une valeur nota- blement superieure a celle de la premiere resistance.
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