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Physical
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5 volts
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25 volts
(7)
[8][_]
de 5 volts
(5)
[9][_]
de 25 volts
(5)
[10][_]
zero volt
(3)
[11][_]
20 volts
(2)
[12][_]
de 20 volts
(1)
[13][_]
Gene Or Protein
(4/ 34)
[14][_]
Etre
(17)
[15][_]
Est A
(15)
[16][_]
Ral
(1)
[17][_]
Cv 2
(1)
[18][_]
Generic
(1/ 8)
[19][_]
metal
(8)
[20][_]
Molecule
(1/ 1)
[21][_]
DES
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Publication
_________________________________________________________________
Number FR2520173A1
Family ID 1996811
Probable Assignee Intersil Corp
Publication Year 1983
Title
_________________________________________________________________
FR Title CIRCUIT DE DECALAGE DE NIVEAU POUR CIRCUITS INTEGRES TELS QUE
LES MEMOIRES PROGRAMMABLES
Abstract
_________________________________________________________________
LA PRESENTE INVENTION CONCERNE UN CIRCUIT DE DECALAGE D'UN NIVEAU DE
TENSION.
ELLE SE RAPPORTE A UN CIRCUIT NUMERIQUE EN TECHNOLOGIE MOS
COMPLEMENTAIRE, COMPRENANT UN PREMIER CIRCUIT 42 D'INVERSION, UN
SECOND CIRCUIT 52 D'INVERSION, UNE PAIRE DE TRANSISTORS FORMANT UNE
BASCULE 58, ET DES TRANSISTORS D'ISOLEMENT 64, 66. LE CIRCUIT NE FORME
JAMAIS UN CIRCUIT DE CIRCULATION D'UN COURANT CONTINU ENTRE UNE
ALIMENTATION ET LA MASSE OU ENTRE LES DEUX ALIMENTATIONS. DE CETTE
MANIERE, LA CONSOMMATION D'ENERGIE PAR LE CIRCUIT EST MINIMALE.
APPLICATION AUX CIRCUITS INTEGRES ET NOTAMMENT AUX MEMOIRES PASSIVES
PROGRAMMABLES ET EFFACABLES.
Description
_________________________________________________________________
1 25 ZO 173
La presente invention concerne les circuits nume-
riques de decalage de niveau, et plus precisement, des cir-
cuits de decalage de niveau de type metal-oxyde-semi-conduc-
teur-complementaire CMOS a faible consommation d'energie.
, On realise souvent des circuits integres tels que des memoirs
passives programmables effacables a l'aide
de la technologique metal-oxyde-semi-conducteur complemen-
taire CMOS car la dissipation d'energie peut alors etre tres faible
D'autres techniques de fabrication, telles que les technologies
metaloxyde-semi-conducteur a canal p ou N ou la technologie bipolaire
peuvent consommer une
quantite d'energie qui peut etre au moins dix fois supe-
rieure a celle des dispositifs comparables CMOS.
Dans une memoire passive programmable et effaca-
ble, il-faut en general une tension relativement elevee (de l'ordre de
20 volts) pour l'injection d'electrons dans
la grille flottante afin que le dispositif puisse etre pro-
gramme Cependant, la plupart des fonctions logiques sont mises en
oeuvre a des tensions bien plus basses, par exemple 5 volts Ainsi, un
circuit numerique de decalage de niveau est necessaire pour la
transformation du niveau de tension de 5 volts (qui peut correspondre
a un niveau logique eleve ou "l")en un niveau plus eleve de tension
tel que 20 volts,
lors de la programmation de la memoire.
La figure 1 des dessins annexes est un schema
electrique d'un exemple de circuit numerique connu de de-
calage de niveau Ce circuit a une paire de transistors
complementaires, l'un a canal N et l'autre a canal p, assurant
l'inversion d'un signal numerique recu Le signal inverse
est alors inverse a nouveau par une seconde paire de tran-
sistors complementaires La seconde paire de transistors est reliee en
general a une tension d'alimentation accrue afin
qu'elle transmette la tension accrue de sortie Cette confi-
guration presente un inconvenient car, lorsque l'etat du
signal a l'entree de la seconde paire est tel que le tran-
sistor a canal N est mis a l'etat conducteur, le transistor a canal p
est aussi habituellement mis a l'etat conducteur
ZO 173
2. a cause des tensions de seuildes transistorsa canal p en general
Lorsque les deux transistors de la paire conduisent,
un circuit de circulation du courant est forme entre l'ali-
mentation et la masse, si bien qu'une quantite indesirable d'energie
est consommee. Un des criteres essentielspour la reduction au minimum
de l'energie consommee par un tel dispositif est la suppression de
tout trajet pour la circulation d'un courant
continu entre l'alimentation et la masse lorsque les si-
lo gnaux d'entree ne sont pas a l'etat de transition Etant donne les
caracteristiques des circuits connus de decalage de niveau cependant,
de l'energie peut etre dissipee dans
la seconde paire de transistors complementaires meme lors-
que les signaux d'entree restent constants.
L'invention concerne un circuit numerique de de-
calage de niveau permettant la formation sous forme integree de
circuits ayant des differences importantes entre des
tensions d'alimentation, par mise en oeuvre de la technolo-
gie CMOS et avec en pratique conservation d'une consomma-
tion pratiquement nulle d'energie en courant'continu.
Un circuit selon le mode de realisation avantageux
de l'invention comprend une paire de transistors complementai-
res avec une bascule couplee a au moins l'un des transistors.
La paire de transistors est reliee a une alimentation dont la tension
est superieure a la tension d'alimentation des etages logiques
precedents afin que le niveau de tension des
signaux numeriques transmis a la sortie de la paire comple-
mentaire soit decale a une valeur plus elevee Lorsque l'etat logique
d'un signal numerique d'entree est tel que l'un des transistors de la
paire complementaire est mis a l'etat conducteur, la bascule du
circuit selon l'invention assure la mise A l'etat non conducteur de
l'autre transistor lorsque la transition d'entree est terminee Ainsi,
tous les circuits de circulation d'un courant continu entre
l'alimentation et
la masse sont interrompus et aucune energie n'est pratique-
ment consommee entre les transitions des signaux d'entree.
D'autres caracteristiques et avantages de l'in-
252 '0 173
vention ressortiront mieux de la description qui va suivre,
faite en reference au dessin annexe sur lequel:
la figure 1 est un schema electrique d'un exem-
ple de circuit numerique de decalage de niveau de type con-
nu
la figure 2 est un schema electrique d'un cir-
cuit numerique de decalage de niveau selon un mode de reali-
sation avantageux de l'invention; et
la figure 3 est un diagramme des temps repre-
sentant les variations de tension a differents noeuds du circuit de la
figure 2 pendant les transitions du signal
d'entree -
La figure 1 represente un exemple d'un circuit numerique de decalage
de niveau 10 de type connu Ce circuit 10 a un premier circuit 12
d'inversion qui comporte un transistor MOS 14 a canal p et un
transistor MOS 16 a canal
n, formant une paire complementaire CMOS La source du tran-
sistor 14 est reliee a une premiere alimentation de tension Vcc, et la
source du transistor 16 est a la masse alors que les drains des
transistors 14 et 16 sont relies a une sortie 18 Dans cet exemple, la
tension d'alimentation V est egale ce
a 5 volts.
Des signaux numeriques d'entree VI sont transmis a une entree 20 qui
est reliee aux grilles des transistors 14 et 16 Lorsque le niveau de
la tension du signal numerique d'entree 20 est eleve (par exemple 5
volts, correspondant a un etat logique eleve ou " 1 "), le transistor
16 est mis a l'etat conducteur, si bien qu'il fait passer le signal de
sortie 18 a la tension de la masse qui correspond a un etat logique de
faible niveau, c'est-a-dire que le signal d'entree est inverse Lorsque
la tension d'alimentation Vcc et la tension de l'etat logique elevee
sont toutes deux egales a volts, un signal d'entree de niveau logique
eleve provoque aussi l'arret de la conduction du transistor 14 Lorsque
ce dernier ne conduit pas alors que le transistor 16 conduit, aucun
circuit n'est forme pour la circulation d'un courant continu entre
l'alimentation Vcc et la masse, et la quantite
d'energie consommee par le circuit 12 d'inversion est negli-
geable Inversement, lorsqu'un signal d'entree de faible niveau logique
(par exemple zero volt) est transmis, le transistor 14 est mis a
l'etat conducteur et le transistor 16 a l'etat non conducteur, si bien
que le signal de la sor- tie 18 est mis a peu pres a la tension
d'alimentation Vcc P
representant un niveau logique eleve.
Le circuit 10 comprend un second circuit d'inver-
sion 22 destine a decaler le niveau de la tension des si-
gnaux d'entree 20 et comportant une paire de transistors com-
plementaires CMOS 24 et,26 a canal p et N respectivement.
Le circuit 22 d'inversion inverse a nouveau les circuits
inverses de la sortie 18 afin que les signaux numeriques trans-
mis a la sortie 28 du circuit 10 de decalage de niveau ne soient pas
inverses par rapport a l'etat logique des signaux recus a l'entree 20
Le circuit 22 d'inversion est relie a une seconde alimentation de
tension Vpp ayant un niveau de pp tension superieur a celui de
l'alimentation Vcc, 25 volts habituellement. Un signal numerique
d'entree 20 de niveau logique eleve est inverse a un faible niveau
logique a la sortie 18 et provoque alors la conduction du transistor
24 a canal p du circuit 22, si bien que le signal de la sortie 28 est
pratiquement au niveau de la tension de la seconde alimenta-
tion V,soit 25 volts environ De cette maniere, le circuit pp decale le
niveau des circuits numeriques de niveau logique
eleve de 5 a 25 volts.
Cependant, si le signal numerique a l'entree 20
-a un faible niveau logique, il est inverse a un niveau logi-
que eleve a la sortie 18, si bien que le transistor 26 a canal N du
circuit 22 est mis a l'etat conducteur et fait passer le signal a la
sortie 28 a la masse representant un niveau logique faible Comme le
niveau de tension d'un niveau
logique eleve en 18 correspond a peu pres a la tension d'ali-
mentation Vcc ( 5 volts), le niveau de tension du niveau logi-
que eleve du fil 18 est insuffisant pour que le transistor
24 a canal p qui est relie a une source de tension bien supe-
252-0 173
rieure Vpp de 25 volts, soit mis a l'etat non conducteur.
Ainsi, lorsque le transistor 26 est mis a l'etat conducteur, la
tension entre la grille et la source du transistor 24 est d'environ
-20 volts et depasse sa tension de seuil En consequence, le transistor
24 continue a conduire et ferme
le circuit pour la circulation du courant entre 1 alimenta-
tion a la tension Vpp et la masse par l'intermediaire des deux
transistors 24 et 26 En consequence, une quantite excessive d'energie
est consommee dans ces conditions de
regime permanent.
La figure 2 represente un mode de realisation avan-
tageux d'un circuit numerique de decalage de niveau selon l'invention,
portant la reference generale 40 Ce circuit
consomme une quantite d'energie faible ou nulle par circu-
lation d'un courant continu dans des conditions de regime permanent Ce
circuit 40 peut etre utilise par exemple pour le couplage d'un circuit
logique a tension relativement faible a des memoires passives
programmables et effacables afin qu'il applique les tensions elevees
necessaires a l'injection d'electrons dans les grilles flottantes
d'une telle memoire lorsqu'elle doit etre programmee Il faut cependant
noter
que ce circuit de decalage de niveau a de nombreuses applica-
tions a d'autres circuits logiques, mettant en oeuvre au moins
deux alimentations a des tensions differentes Une autre ap-
plication est par exemple celle d'un circuit dans lequel le
niveau logique d'entree est inferieur a la tension d'alimen-
tation du circuit d'inversion.
Dans le mode de realisation represente, le circuit numerique 40 de
decalage de niveau est forme comme partie d'une paillette d'un circuit
integre monolithique Le circuit de decalage a un circuit 42
d'inversion qui comprend un transistor 44 a canal p et un transistor
46 a canal N formant une paire de transistors complementaires CMOS La
source du transistor 44 est reliee a une alimentation a une tension V
cc ( 5 volts a nouveau), alors que la source du transistor 46 est
reliee a la masse Le circuit numerique 40 de decalage a son entree 48
reliee aux grilles des transistors 44 et 46 du circuit 42 d'inversion
Les drains des transistors 44 et 46
sont relies a une sortie 50 qui est elle-meme reliee aux gril-
les d'une autre paire de transistors CMOS d'un circuit d'in-
version 52, cette sortie transmettant ainsi le signal d'en-
tree de ces grilles Les transistors CMOS du circuit 52 d'in-
version comportent un transistor 54 a canal p et un transis-
tor 56 a canal N qui sont aussi relies a l'alimentation a la tension
V' et a la masse respectivement La connexion cc de la sortie 50 des
transistors 44 et 46 aux grilles des transistors 54 et 56 forme
unnoeud A alors que la sortie des transistors 54 et 56 forme un noeud
B. Sur la figure 2, on a represente le circuit 40 de decalage avec un
circuit 42 d'inversion par raison de
commodite Ce circuit a pour role de completer la double in-
version du niveau logique du signal d'entree 48 afin qu'il donne un
signal de meme niveau logique a la sortie 68 En pratique, le circuit
d'inversion peut etre incorpore au
circuit precedant le circuit de decalage Le circuit d'in-
version 42, comme l'indique la description qui suit, ne par-
ticipe pas a la fonction de decalage de niveau.
Le circuit numerique 40 de decalage de niveau comporte en outre une
bascule 58 qui decale le niveau de tension des signaux d'entree de
niveau logique eleve a
un niveau de tension plus eleve et qui bloque des transis-
tors particuliers a l'etat non conducteur afin que les cir-
cuits de circulation d'un courant provoquant une consomma-
tion d'energie soient elimines La bascule 58 est reliee aux circuits
42 et 52 d'inversion et elle comporte une paire de transistors 60 et
62 a canal p a montage croise La source
de chacun des -deux transistors 60, 62 est reliee a une secon-
de alimentation a une tension Vpp qui, dans l'exemple conside-
res est encore d'environ 25 volts La sortie du transistor, formee par
le drain de celui-ci, est reliee a la grille du transistor 62 qui lui,
est relie au noeud C De meme, la sortie du transistor 62 est reliee a
la grille du transistor, a un noeud D La bascule 58 a en outre un
transistor 64 d'isolement a canal N qui relie la sortie du circuit 42
252 O I 73
d'inversion, au noeud A, a la grille du transistor 60 et a la
sortie du transistor 62, au noeud D De meme, un second tran-
sistor 66 d'isolement a canal N relie la sortie du circuit 52
d'inversion, au noeud B, a la grille du transistor 62 et a la sortie
du transistor 60, au noeud C Les grilles des
transistors 64 et 66 sont reliees a l'alimentation de ten-
sion Vce Enfin, le circuit 40 de decalage de niveau a une sortie 68
qui transmet des signaux numeriques dont le niveau est decale, au
noeud C.
On considere maintenant le fonctionnement gene-
ral du circuit nume rique 40 de decalage de niveau et on peut
par exemple supposer qu'un signal numerique d'entree de ni-
veau logique faible est present a l'entree 48 du circuit 42
d'inversion On suppose aussi que des signaux numeriques d'entree de
niveaux Iogiques faible et eleve ont des tensions de O et 5 volts
respectivement Ainsi, un signal de faible niveau logique a l'entree 48
est inverse par le circuit 42 sous forme d'un signal de niveau logique
eleve au noeud A puisque le transistor 44 est mis a l'etat conducteur
et le transistor 46 a l'etat non conducteur, le noeud A etant ainsi
mis a la tension V' de l'alimentation a 5 volts Comme un cc signal de
niveau logique eleve de 5 volts est present au noeud A, le transistor
56 du second circuit 52 d'inversion est mis a l'etat conducteur, si
bien que le noeud B passe a la masse
qui represente le signal de faible niveau logique.
Comme le transistor 56 a canal N est mis a l'etat conducteur, il est
souhaitable que les transistors 54 et 60 a canal p (reliant le
transistor 56 aux alimentations Vcc ou V respectivement) soient tous
deux mis a l'etat non conducteur afin qu'aucun circuit ne soit forme
vers la masse pour la circulation d'un courant continu Il apparait que
le transistor 54 a canal p du circuit 52 d'inversion est mis a l'etat
non conducteur puisque le noeud A est a 5 volts (niveau logique eleve)
et la tension entre grilles et source du transistor 54 est nulle,
puisque la tension d'alimentation
Vcc est aussi de 5 volts.
Le circuit de la figure 2 b aussi un fonctionne-
ment tel que le transistor 60 a canal p est mis aussi a l'etat
252 O 173
non conducteur Comme le noeud B est a un etat logique faible (zero
volt), le noeud C est aussi a zero volt puisque le
transistor 66 d'isolement conduit puisque la tension d'ali-
mentation V cc est appliquee a sa grille (Un signal numeri-
que-de faible niveau logique, a la sortie 68 du circuit 40, constitue
l'etat voulu de sortie pour un signal numerique de faible niveau
logique a l'entree 48) La tension nulle au noeud C est renvoyee a la
grille du transistor 62, si bien que celui-ci conduit En consequence,
le noeud D est mis a
une tension d'alimentation d'environ VJ, c'est-a-dire 25 volts.
La grille du transistor 60 est reliee au noeud D, le transis-
tor 60 ne conduit pas puisque la tension entre grilles et
source de ce transistor est nulle De cette maniere, le tran-
sisto r 62 joue le role d'une bascule qui maintient le transis-
tor 60 a canal p a l'etat non conducteur lorsque le transis-
tor complementaire 56 a canal N conduit Comme les deux tran-
sistors 54 et 60 ne conduisent pas, aucun circuit n'est for-
me pour la circulation d'un courant de dissipation d'ener-
gie entre les sources aux tensions d'alimentation V et V' cc pp et la
masse par l'intermediaire du transistor 56 qui est a
l'etat conducteur.
Comme le noeud d'entree A est a 5 volts et la
grille du transistor d'isolement 64 est reliee a l'alimenta-
tion Vcc de 5 volts, la tension entre la grille et la source
du transistor 64 est a peu pres nulle, si bien que ce tran-
sistor est mis a l'etat non conducteur et isole le noeud 4 et les
circuits 42 et 52 d'inversion de la tension elevee
au noeud D Le transistor 46 a canal N du circuit 42 d'in-
version, qui n'est pas a l'etat conducteur est ainsi prote-
ge car une tension de 25 volts peut depasser la tension de claquage de
ce transistor 46 Grace a la protection assuree par le transistor 64
d'isolement, le transistor 46 peut Atre forme avec une faible tension
de claquage Il peut donc avoir -de plus petites dimension et la
densite d'implantation du circuit numerique 40 sur le circuit
paillette monolithique peut etre accrue L'isolement du noeud A de la
tension elevee empeche aussi la formation d'un circuit de circulation
d'un courant continu dans le transistor 44 a canal p entre les deux
ZO 173
alimentations aux tensions Vpp et Vcc
Lorsqu'un signal numerique de niveau logique ele-
ve est present a l'entree 48 du circuit 40, le transistor 46 a canal N
est mis a l'etat conducteur et le transistor 44 a l'etat non
conducteur, si bien que le signal de l'en-
tree 48 est inverse et forme un signal de faible niveau logi-
que au noeud A Comme ce noeud A est a une tension de zero
volt, le transistor 56 a canal N est mis a l'etat non conduc-
teur et le transistor 54 a canal p a l'etat conducteur, si bien que le
noeud B passe a la tension d'alimentation VCCY
c'est-a-dire a un niveau logique eleve.
Le faible niveau logique du noeud A est transmis par le transistor 64
au noeud B qui provoque la mise a l'etat
conducteur du transistor 60 Lorsque ce transistor 60 con-
duit, le noeud C et la sortie 68 du circuit 40 de decalage sont mis a
la tension d'alimentation Vpp, c'est-a-dire a volts, si b'ien que le
niveau logique eleve de 5 volts a l'entree 48 est transforme en niveau
logique eleve a 25 volts voulu a la sortie 68 La tension elevee de la
sortie 68 fait passer le transistor 66 d'isolement a l'etat non
conducteur puisque la tension entre la grille et la source est alors
negative Comme le transistor 66 d'isolement ne conduit pas, le
transistor 56 qui ne conduit pas est protege contre un claquage sous
l'action de la tension elevee du noeud C et un trajet ne peut pas se
former pour la circulation d'un courant continu entre les deux
alimentations aux tension VI pp et V La tension de 25 volts au noeud C
assure aussi la cc mise a l'etat non conducteur du transistor 62 a
canal p, si bien qu'aucun trajet de circulation d'un courant continu
n'est forme entre l'alimentation a la tension Vpp et les transistors
64 et 46 qui conduisent par l'intermediaire du
transistor 62 a canal p Ainsi, le transistor 60 de la bascu-
le 58 maintient le transistor 62 a l'etat non conducteur lorsque le
transistor 46 est mis a l'etat conducteur Ainsi, comme dans le cas
d'un faible niveau logique a l'entree, la consommation d'energie
consommee lorsque le signal d'entree
est a un niveau logique eleve est pratiquement nulle.
1.0 Le circuit numerique 40 de decalage de niveau
peut fonctionner suivant deux modes differents Dans le pre-
mier mode, la tension d'alimentation est maintenue a 25 volts comme
decrit precedemment Dans un autre mode de realisation, la tension
d'alimentation Vpp peut etre maintenue a la meme valeur que la tension
d'alimentation V (c'est-a-dire 5 volts environ) pendant que le niveau
logique du signal numerique d'entree presente une transition Lorsque
le signal numerique d'entree a atteint l'etat de regime permanent, la
tension ia d'alimentation Vpp peut etre portee a la valeur plus elevee
de 25 volts Le maintien de la tension de l'alimentation VX pp a une
valeur reduite permet une reduction de la consommation d'energie
pendant les transitions du signal d'entree, si bien que le
fonctionnement de la bascule 56, assurant l'absence de dissipation
d'energie en dehors des transitions du signal
d'entree, est complete.
L'energie consommee dans le circuit 40 peut etre estimee par calcul de
la capacite totale c auxnoeuds, de la transition de tension v et de la
frequence moyenne des
transitions f La consommation estimee d'energie P est re-
presentee sous la forme P = 1/2 cv 2 f Cette energie est celle qui est
utilisee pour la charge et la decharge des capacites
internes du circuit.
La figure 3 represente la variation de la ten-
sion au cours du temps en divers noeuds du circuit 40 de de-
calage lorsqu'un signal numerique d'entree, au noeud A, passe d'un
faible niveau logique a un niveau logique eleve
et revient a un faible niveau logique La tension a la sor-
tie 68 (noeud C) est representee par la forme d'onde VO La tension de
la seconde alimentation VX est egale a VX pp c
( 5 volts) afin que la relation entre les formes d'onde apparais-
se plus clairement.
Pendant une transition d'un premier etat logique
a un autre, a l'entree, un transistor de chaque paire comple-.
mentaire est en cours de passage a l'etat non conducteur alors que
l'autre transistor de la paire est en cours de passage a l'etat
conducteur et inversement Par exemple, pendant une il transition du
signal d'un niveau logique eleve a un faible
niveau logique, le transistor 60 est mis a l'etat non con-
ducteur et le transistor 56 a l'etat conducteur Ainsi, les
transistors 56 et 66 peuvent etre necessairesppour la trans-
mission du courant transmis par le conducteur 60 a canal p.
Ainsi, les transistors 56 et 66, dans ce mode de realisa-
tion avantageux, sont choisis de maniere qu'ils puissent
transmettre un courant suffisant pour l'alimentation du tran-
sistor 60 pendant une telle transition, si bien que le noeud C est mis
rapidement a la tension de la masse etant donne
la circulation du courant dans le transistor 56 De cette ma-
niere, le transistor 62 est mis a l'etat conducteur, si bien que le
transistor 60 est mis a l'etat non conducteur, comme decrit
precedemment De meme, les transistors 46 et 64 a canal N sont choisis
de maniere qu'ils puissent transmettre le courant forme par le
transistor 62 pendant la transition inverse du signal d'entree, afin
que le noeud B soit mis a une tension suffisamment faible pour que le
transistor 60 passe a l'etat conducteur et le transistor 62 a l'etat
non
conducteur.
En outre, dans un mode de realisation avantageux, le transistor 60 est
realise afin qu'il puisse transmettre un courant bien plus intense que
le transistor 62 Le signal de sortie du transistor 60, comme indique
par la reference 68, est destine a etre raccorde a d'autres
dispositifs, si
bien qu'il peut avoir a charger les capacites internes d'au-
tres dispositifs D'autre part, le transistor 62 n'a qu'a charger les
capacites internes des transistors 44, 46 et 64
*et les capacites de grille des-transistors 60, 54 et 56.
Les grilles des transistors d'isolement 64 et 66 sont polarisees a la
tension d 'alimentation V' si bien cc
que les deux transistors 64 et 66 ont des tensions convena-
bles de claquage assurant l'isolement necessaire.
Il est bien entendu que l'invention n'a ete de-
crite et representee qu'a titre d'exemple preferentiel et qu'on pourra
apporter toute equivalence technique dans ses
elements constitutifs sans pour autant sortir de son cadre.
Z 0173
Par exemple' les transistors a canal N peuvent remplacer les
transistors a canal p et inversement En outre, des
elements peuvent etre retires du mode de realisation avan-
tageux de la figure 2, les fonctions logiques fondamentales etant
cependant conservees Par exemple, le transistor 66 d'isolement et le
transistor complementaire 54 a,canal p peuvent etre supprimes Le
transistor 66 est incorpore afin qu'il permette la realisation du
transistor 56 a canal p
avec une dimension plus faible que celle qui serait neces-
saire si le transistor 56 devait resister a une plus grande
tension de claquage Le transistor 54 a canal P est plus ra-
pide que le transistor 60 a canal p et il est realise afin qu'il eleve
rapidement la tension a la sortie 68 pendant la
transition de O a 5 volts jusqu'a ce que la bascule 58 ver-
rouille le signal de sortie et l'amene a la tension maximale de 25
volts La vitesse que doit avoir le transistor 60
est alors reduite, si bien que l'intensite du courant neces-
saire est aussi reduite.
Il faut ainsi noter que le transistor 60 de la bascule 58 et le
transistor 56 du circuit 52-d'inversion, dans le mode de realisation
represente, forment une paire de transistors complementaires destines
a decaler la tension des signaux numeriques d'entree La bascule 58
maintient le transistor 60 a l'etat non conducteur lorsque le
transistor 56 conduit afin qu'il empeche la formation d'un circuit
permettant la circulation d'un courant continu a la masse.
D'autres modes de realisation peuvent etre realises, avec
des configurations particulieres qui dependent de l'applica-
tion consideree.
Claims
_________________________________________________________________
REVENDICATIONS
1 Circuit de decalage de niveau destine a etre utilise avec une
alimentation et a decaler le niveau de
tension de signaux numeriques, ledit circuit etant caracte-
rise en ce qu'il comprend une entree ( 48) de signaux numeriques, une
sortie ( 68) de signaux numeriques decales,
des premier et second transistors complemen-
taires ( 54, 56), ayant chacun une entree reliee a l'entree -10 du
signal et une sortie reliee a la sortie du signal, le premier
transistor etant relie a l'alimentation et la sortie du premier
transistor transmettant des signaux numeriques de niveau particulier
de tension d'apres le niveau de tension transmis par l'alimentation au
premier transistor, et une bascule ( 58) destinee a maintenir le
premier
transistor a l'etat non conducteur lorsque le second transis-
tor est a l'etat conducteur afin que la dissipation d'ener-
gie par circulation d'un courant continu dans les transis-
tors soit reduite.
2 Circuit selon la revendication 1, caracterise en ce que la bascule (
58) comporte un troisieme transistor ( 62) dont l'entree est reliee a
la sortie du signal et ayant une sortie reliee a l'entree du premier
transistor afin
que celui-ci soit mis a l'etat non conducteur lorsque le se-
cond transistor-est a l'etat conducteur.
3 Circuit selon la revendication 2, caracterise en ce qu'il comprend
en outre un dispositif d'isolement ( 66) monte entre la sortie du
second transistor et la sortie
du signal et destine a empecher le claquage du second tran-
sistor lorsque le premier transistor conduit.
4 Circuit selon la revendication 3, caracterise en ce qu'il comprend
un circuit d'inversion ( 42) monte entre l'entree du signal ( 48) et
l'entree des premier et second
transistors ( 54, 56) afin que les signaux recus soient inverses.
5 Circuit numerique de decalage de niveau desti-
ne a des circuits ayant une premiere et une seconde alimenta-
tions, la tension de la seconde alimentation etant superieure
Z O 173
a celle de la premiere, le circuit de decalage etant carac-
terise enc e qu'il comprend un circuit ( 52) d'inversion relie a la
premiere alimentation, et une paire de transistors ( 60, 62) montes
sous
forme croisee et relies a la seconde alimentation, le pre-
mier transistor ( 60) de cette paire ayant une entree reliee
a l'entree du circuit d'inversion alors que le second tran-
sistor de cette paire ( 62) a une entree reliee a la sortie du circuit
d'inversion, si bien que le second transistor de la paire peut arreter
la conduction du premier transistor
de la paire en fonction de l'etat de sortie du circuit d'in-
version, afin qu'un circuit de circulation d'un courant con-
tinu ne se forme pas par l'intermediaire du premier transis-
tor de la paire et du circuit d'inversion.
6 Circuit selon la revendication 5, caracterise en ce que le circuit
d'inversion ( 52) comporte une paire de transistors
metal-oxyde-semiconducteur a canal N et a canal
p complementaires ( 54, 56).
7 Circuit selon la revendication 6, caracterise en ce que la paire de
transistors ( 60, 62) est formee de transistors
metal-oxyde-semiconducteur a canal p, si bien que le second transistor
arrete la conduction du premier lorsque le transistor a canal N du
circuit d'inversion ( 52) conduit, si bien qu'un circuit de
circulation d'un courant continu ne peut pas se former par
l'intermediaire du premier
transistor et du transistor a canal N du circuit d'inversion.
8 Circuit selon la revendication 6, caracterise en ce qu'il comprend
en outre u N transistor d'isolement ( 66) reliant la sortie des
transistors du circuit d'inversion a la sortie du premier transistor
de la paire, et destine a empecher le claquage d'un transistor du
circuit d'inversion sous l'action de la tension de sortie du premier
transistor
de la paire.
9 Circuit selon la revendication 5, caracterise en ce qu'il comprend
un second circuit d'inversion ( 42) dont
la-sortie est reliee a l'entree du premier circuit d'inver-
?O 173
sion ( 52).
Circuit selon la revendication 9, caracterise en ce que le second
circuit d'inversion ( 42) est une paire de transistors
metal-oxyde-semiconducteur a canal N et a canal p complementaires (
44, 46). 11 Circuit numerique de decalage de niveau destine a des
circuits ayant une premiere et une seconde
alimentations, la seconde alimentation ayant une tension supe-
rieur a celle de la premiere, le circuit de decalage etant caracterise
en ce qu'il comprend un premier circuit d'inversion ( 42) ayant des
transistors metal-oxyde-semi-conducteur dont l'un a un canal n et un
autre un canal p, ce circuit d'inversion etant relie a la premiere
alimentation, un second circuit d'inversion ( 52) ayant des
transistors du type metal-oxyde-senti-conducteur dont un a un canal N
et un autre un canal p, ce circuit d'inversion etant relie a la
premiere alimentation et ayant une entree reliee a la sortie du
premier circuit d'inversion ( 42),
io *une paire de transistors metal-oxyde-semi-
conducteur a canal p ( 60, 62), ces transistors formant un montage
croise, la grille du premier des transistors de la paire etant reliee
au drain du second de ces transistors alors que le drain du premier de
ces transistors est relie a la grille du second de ces transistors,
les sources de ces transistors etant reliees a la seconde
alimentation, un premier transistor d'isolement ( 66) a canal n
reliant la sortie du second circuit d'inversion ( 52) a la grille du
second transistor de la paire ( 62), et un second transistor
d'isolement ( 62) a canal n reliant la sortie du premier circuit
d'inversion ( 42) A
la grille du premier transistor de la paire ( 60).
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