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MOS 2
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MOS 3
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MIOS
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Est A
(1)
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Neur
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Chif
(1)
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Fre
(1)
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Etre
(1)
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Physical
(5/ 13)
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17 N
(9)
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de 16 bits
(1)
[17][_]
100 ns
(1)
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18 N
(1)
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19 N
(1)
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Molecule
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DES
(2)
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operan
(1)
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Organism
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MLOS
(1)
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Disease
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Publication
_________________________________________________________________
Number FR2521746A1
Family ID 8124881
Probable Assignee Dshkhunian Valery
Publication Year 1983
Title
_________________________________________________________________
FR Title FORMATEUR DE REPORT
Abstract
_________________________________________________________________
LE FORMATEUR DE REPORT 1 COMPORTE DES TRANSISTORS MOS 2, 3, 11, DES
INVERSEURS 4, 14 ET UN CIRCUIT OU-NON 13 QUI FORME AVEC L'INVERSEUR 14
UN CIRCUIT DE TRANSMISSION DU SIGNAL DE REPORT DEPUIS L'ENTREE DE
REPORT 8 A LA SORTIE DE REPORT 6. LA SOURCE 12 DU TRANSISTOR MOS 11
EST RELIEE AU BUS COMMUN, SON DRAIN ETANT REUNI A CELUI DU TRANSISTOR
MOS 2, UNE PREMIERE ENTREE DU CIRCUIT OU-NON 13 EST RELIEE A L'ENTREE
8, SA SECONDE ENTREE EST RELIEE A LA SORTIE 16 DE L'INVERSEUR 14 ET SA
SORTIE 15 EST RELIEE A LA GRILLE DU TRANSISTOR 11.
Description
_________________________________________________________________
Formateur de report.
La presente invention est du domaine des ordina-
teurs et concerne plus particulierement les formateurs de report. Les
formateurs de report peuvent utiliser dans les unites arithmetiques de
grande capacite, dans les circuits
de priorite et dans les comparateurs realises en technolo-
gie MOS faisant partie des microprocesseurs et des micro-
ordinateurs a taux d'integration eleve (LSI).
On connait un formateur de report (cf Brevet US
3 728 532) comportant deux portes et un inverseur et pos-
sedant deux entrees, une entree de commande et-une sortie.
La premiere entree est raccordee a l'entree de report, la deuxieme
entree a celle de chiffre de l'operande, l'entree
de commande etant reliee a la sortie d'un circuit OU exclu-
sif du circuit formateur de somme La sortie du formateur
de report est reunie a la sortie de report.
Ledit formateur est lent et de fabrication delica-
te, ce qui tient a sa realisation en composants du type MOS
complementaire. On connait egalement un formateur de report plus
recent (cf Brevet US 4 016 546) comprenant un premier tran-
sistor MOS conduisant le signal de l'entree de report a la
sortie de report du formateur de report, un deuxieme tran-
sistor MOS servant a initialiser le formateur de report et un premier
inverseur fournissant un signal de report du rang donne qui a son
entree raccordee a l'entree de la premiere fonction preparatoire du
formateur de report;
la sortie du premier inverseur et le drain du premier tran-
sistor MOS sont raccordes a la sortie de report du forma-
teur de report, la grille du premier transistor MOS etant raccordee a
l'entree de la deuxieme fonction preparatoire du formateur de report
Les sources des premier et deuxieme
transistors MOS sont raccordees a l'entree de report du for-
mateur de report; le drain du deuxieme transistor MOS est relie, au
bus d'alimentation, la grille du -2 - deuxieme transistor MOS et
l'entree d'impulsions du
premier inverseur etant raccordees au bus d'horloge.
Lorsque les nombres a traiter ont une longueur
importante ce formateur de report est incapable de four-
nir une rapidite de fonctionnement elevee du fait que dans le cas le
plus mauvais oA? le report concerne tous les rangs,le signal traverse
les transistors MOS en serie formant un reseau RC reparti dont l'effet
retardateur augmente avec le
nombre de chiffres.
La presente invention vise a creer un formateur
de report permettant, par adjonction d'elements supplemen-
taires, d'augmenter la rapidite de fonctionnement des additionneurs a
chiffres multiples, des circuits de
priorite et des comparateurs.
Le but propose est atteint par le fait que le for-
mateur de report comportant un premier transistor MOS transmettant le
signal de l'entree de report a la sortie de report du formateur de
report, un deuxieme transistor MOS servant a initialiser le formateur
de report et un
premier inverseur destine a produire a la sortie de re-
port un signal de report du rang donne et qui a son entree reunie a
celle de la premiere fonction preparatoire du formateur de report, la
sortie du premier inverseur et le drain du premier transistor MOS
etant raccordes a la sortie de report du formateur de report, la
grille du
premier transistor MOS etant reliee a l'entree de la.
deuxieme fonction preparatoire du formateur de report, les sources des
premier et deuxieme transistors MIOS etant raccordees a l'entree de
report du formateur de
report, le drain du deuxieme transistor MOS etant re-
lie au bus d'alimentation et l'entree a impulsions
du premier inverseur et la grille du deuxieme transis-
tor MOS etant raccordees au bus d'horloge, selon l'in-
vention est dote d'un troisieme transistor MOS qui a sa source
raccordee a un bus commun et son drain reuni a celui du premier
transistor MOS, d'un circuit OU-NON et d'un deuxieme inverseur formant
avec le troisieme transistor M:OS le circuit de transmission du signal
de report de l'entree de report vers la sortie de report du
formateur de report; le circuit OU-NON a sa premiere en-
tree reunie a l'entree de report et sa seconde entree rac-
cordee a la sortie du deuxieme inverseur dont l'entree est raccordee a
l'entree de la deuxieme fonction preparatoire, la sortie du circuit
OUNON etant reliee a la grille du
troisieme transistor MOS Ainsi concu, le formateur de re-
port selon l'invention permet de reduire le temps d'addi-
tion de deux nombres de 16 bits a 100 ns, ce qui est 5 a 6 fois
moindre qu'avec la technique existante a egalite
de performances des transistors MOS Le meme gain est rea-
lisable en utilisant le formateur de report dans les compa-
rateurs et les circuits de priorite Plus importante est la capacite
digitale des dispositifs, plus on gagne en rapidite de fonctionnement
et, partant, en-puissance de
calcul informatise.
Dans la description qui suit, l'invention sera
expliquee a l'aide d'un exemple specifique de realisation avec
reference aux dessins annexes sur lesquels
la figure 1 est un schema de principe d'un for-
mateur de report conforme a l'invention;
la figure 2 est un schema fonctionnel d'un ad-
ditionneur a plusieurs chiffres utilisant un formateur de
report conforme a l'invention.
Le formateur de report 1 (figure 1) comporte un transistor MOS 2, un
transistor MOS 3 et un inverseur 4 qui a son entree raccordee a
l'entree 5 de la premiere fonction preparatoire du formateur de report
1 La sortie de l'inverseur 4 est raccordee a la sortie de report 6 du
formateur de report 1 Le drain du transistor MOS 2 est
raccorde a la sortie de report 6 du formateur de report 1.
La grille du transistor MOS 2 est reliee a l'entree 7 de la deuxieme
fonction preparatoire du formateur de report 1 Les sources des
transistors MOS 2 et 3 sont raccordees a l'entree de report 8 du
formateur de report 1, le drain 9 du transistor MOS 3 est relie au bus
d'alimentation,
la grille du transistor MOS 3 et l'en-
-4 -
tree d'impuisions du premier inverseur 4 etant raccor-
dees au bus d'horloge 10.
Ie formateur de report I contient un troisieme transistor MOS 11 qui a
sa source 12 raccordee au bus commun et son drain relie a la sortie de
report 6
du formateur de report 1 Ie formateur de report I com-
Dorte egalement un element OU-NON 13 et un inverseur 14.
La sortie 15 de l'element OU-NON 13 est raccordee a la.
grille du transistor MOS 11 La premiere entree du cir-
cuit OU-NON 13 est reliee a l'entree de report 8 du formateur de
report 1 et la deuxieme entree de ce circuit est raccordee a la sortie
16 de l'inverseur 14 dont l'entree est reunie a l'entree 7 de la deu,
Xieme fonction preparatoire du formateur de report 1.
l Ie transistor MOS 2 transmet le signal de l'entree de report 8 vers
la sortie de report 6 du formateur de
report 1 Ie transistor MOS 3 sert a initialiser le for-
mateur de report 1 I'inverseur 4 a pour role de produire a la sortie
de epnort 6 un signal de report du rang donne Ie transistor MOS 11, le
circuit OU-NON 13 et l'inverseur 14 constituent un circuit oui
achemine le signal de report de l'entree de report 8 overs la
sortie de report 6 du formateur de report 1.
la figure 2 represente le schema fonctionnel d'un
additionneur a olusieurs chiffres utilisant lc,forma-
teur de report 1 Chaque chiffre 171, 172, 17 n (n etant le nombre de
chiffres) de l'additionneur a plusieurs chiffres utilisant le
formateur de report,1 possede respectivement une premiere entree 181,
182 -,,18 N des operandes, une seconde entree 191, 192 19 N
desoperandes et une sortie?O 201, 202 20 n de la somme Chaque chiffre
171, 172 17 N comporte un formateur de report 1, un inverseur 21, des
elements
OU exclusif 22 et 23 et des elements ET 24.
Les elements OU exclusif 22 et 23 realisent la
fonction C = a S Vb, oA? a et b sont les signaux d'ent-
ree, C etant le signal de sortie I'les entrees d'operan-
-5- des 18 et 19 de cbaaue chiffre 171, 172, 17 N sont reuriees aux
premiere et deuxieme entrees de l'element
ET 24 et de l'element OU exclusif 22.
La sortie de l'element ET 24 est raccordee a l'ent-
ree 5 de lapremiere fonction preparatoire du formateur de report 1 Ia
sortie de l'element OU exclusif 22 est
raccordee a l'entree 7 de la deuxieme fonction prepa-
ratoire du formateur de report 1 et a la premiere ent-
ree 25 de l'element OU exclusif 23 L'entree de l'in-
verseur 21 est reunie a l'entree de report 8 du forma-
teur de report 1 Ia sortie de l'inverseur 21 est rac-
cordee a la deuxieme entree 26 du deuxieme element OU exclutif 25 dont
la sortie est reunie a la sortie de $ozme 201, 202 20 dans chaque
chiffre 171, 172, 17 N de l'additionneur Les entrees de report 8 des
formateurs de report I de tous les chiffres 172 17 N sauf le premier,
sont raccordees aux sorties de report 6 des formateurs de report I des
chiffres precedents 171, 172, 17 N de l'additionneur a plusieurs
chiffres I'entree de report 8 du formateur de report 1 du premier
chiffre 171 constitue l'entree de report de l' additionneur a
rlusieurs chiffres Le bus d'horloge 10
est raccorde a la sortie de l'horloge 27.
le formateur de report I (fig 1) fonctionne de
la maniere suivante.
Sur un siqnal R"applique au bus d'horloge 10 le formateur de report 1
passe dans son etat premier ou le debit du
transistor MOS 3 porte l'entree de report 8 du forma-
teur de report I a un niveau haut transmis a la premiere entree du
circuit OU-NON 13 dont la sortie passe a
zero et bloque le transistor MOS 11 Simultane-
ment, les entrees 5 et 7 des premiere et deuxieme fonc-
tions preparatoires recoivent leurs valeurs egales a O ou a 1
Ensuite,un signal O anolique au bus d'horloge 10 bloque le deuxieme
transistor MOS 3 et autorise le report Il
est a noter a ce propos aue, si la premiere fonction pre-
paratoire est egale a 1, le signal a la sortie de report 6 provient du
premier inverseur 4 Or, si la premiere 6 - fonction preparatoire est
egale a O et si la deuxieme
fonction preparatoire est g 3 ale a l, le signal de report em-
prunte deux circuits: par le transistor MOS? et par le circuit OU-NON
13 et le transistor MOS 11 Ie gain de temps qui en resulte provient du
fait que le transis-
tor MLOS 11 constitue un circuit supplementaire de re-
charge de la capacite parasite localisee a la sortie de report 6 du
formateur de report 1 Or, si les premiere et deuxieme fonctions
preparatoires sont egales a 0, le formateur de report I reste dans son
etat initial,
L'additionneur a plusieurs chiffres dote de for-
mateurs de report I (fig 2) fonctionne de la facon suivante les
entrees 181, 182 18 n, 191, 192 * 19 n
c des chiffres 171, 172 17 N de l'additionneur a plu-
sieurs chiffres recoivent les operandes {ai}, {bil(avec i.= 1, 2, n)
I, 'horloge 27 envoie un I logique sur
le bus d'horloge 10,ce qui fait apparaitre un I ini-
tial aux entrees de report 8 des formateurs de report
I de tous les chiffres 171, 172 17 N de l'addition-
neur a pls/eursa chiffres Le premier element OU exclu-
sif 22 fournit la somme modulo 2 des chiffres
fai b J a l'entree 7 de la deuxiemefonction pre-
paratoire du formateur de report 1 l'element ET 24 delivre le produit
logique des chiffres des operandes
{ai bi} (i = 1, 2, n) a l'entree 5 de la pre-
miere fonction preparatoire du formateur de report 1.
Ensuite, sur un O logique orovenant de l'horloge 27 sur le
bus d'horloge 10, le signal de report se met a se pro-
pager a travers les formateurs de report I de chacun des chiffres 171,
172 17 N de l'additionneur a plusieurs chiffres Dans ce cas le signal
a l'entree
de report 8 du formateur de report I du premier chif-
fre 171 ne change pas, car le potentiel auquel la ca-
pacite parasite est chargee se maintient pendant l'addi-
tion Or, si l'on veut que le report vers le premier
ch-iffre 171 soit autre que 0, il faut raccorder l'ent-
-7- ree de report 8 de l'acdkiitionneur a une source de signal
active (non figuree).
Le deuxieme element OU exclusif 23 et l'inverseur 21 servent a former
la somme dans chacun des chiffres 171, 172, 17 n
{Si ai (i()c-
Si etant le chiffre de la somme, oA? i = 1, 2 n.
report est l'addition des operandes dont l'un a des I dans tous les
chiffres, sauf le dernier, les chiffres du second operande etant tous
a O non compris le premier Dans ce cas le report
se transmet par les premiers transistors 2 des forma-
teurs de,report 1-de la totalite des chiffres 171,
172, 17 N qui constituent un circuit RC reparti.
Pourtant des que le signal de report atteint le seuil de
conditionnement de l'element OU-NON 13 le troisieme
transistor t OS 11 formant un element actif supplemen-
taire de ce circuit passe a la conduction De cette fa-
con, dans la dynamique de propagation du signal de re-
port celui-ci est transmis par les transistors MOS 2 en conduction des
formateurs de report I sans etre pour autant amorti ce qui tient a la
mise a l'etat passant avec un certain retard des transistors MOS 11
des formateurs de report 1 On a ainsi deux avantages reunis: celui de
transmission rapide du signal de report par le transistor MOS 2
conducteur et celui d'absenoe d'amortissement de ce
signal au cours de sa propagation.
La presente inventionyermet donc d'ameliorer la ra-
pidite des additionneurs a plusieurs chiffres, des
circuits de priorite et des comparateurs.
-8 - P_ _
RIEVETDICATION
Formateur de report (1) comportant un transistor LMS (2) transmettant
le signal d'une entree de report (8) vers une sortie de report (6) du
formateur de report (1), un transistor MOS (3) servant a initialiser
le formateur de report (1) et un inverseur (4) destine a produire a
la sortie de report (6) un signal de report du rang don-
ne et gui a son entree reliee a l'entree (5) d'une pre-
miere fonction preparatoire du formateur de report (1), la sortie de
l'inverseur (4) et le drain du transistor MOS (2) etant raccordee a la
sortie de report (6) du formateur de report' (1), la grille du
transistor L O OS (2) etant raccordee a l'entree (7)d'une deuxieme
fonction preparatoire du formateur de report (1), les sources
des transistors MOS (2) et (3) etant raccordees a l'ent-
ree de report (8) du formateur de report (1), le drain
(9) du transistor MOS (3) etant raccorde au bus d'ali-
mentation,et l'entree a impulsions de l'inverseur (4) et la grille du
transistor 1 o O S (3) etant raccordees au bus d'horloge (10), ledit
formateur de report (1) etant c a r ac t e r i S e par le fait qu'il
contient un transistor MOS (11) oui a sa source (12) raccordee au bus
commun et son drain relie a celui du transistor
MOS (2), un circuit OU-NON (13) et un deuxieme inver-
seur (14) formant un circuit de transmission du signal
de report de l'entree de report (8) a la sortie de re-
port (6) du formateur de report (1), et que la premiere entree du
circuit OU-NON (13) est reunie a l'entree de report (8), sa deuxieme
entree etant raccordee a la
sortie (16) de l'inverseur (14) dont l'entree est rac-
cordee a l'entree (7) de la deuxieme fonction prepa-
ratoire et que la sortie (15) du circuit OU-l TOH (13)
est reliee a la grille du transistor LOS (11).
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