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Gene Or Protein
(9/ 35)
[6][_]
CHL
(14)
[7][_]
Est-a
(9)
[8][_]
Poo
(4)
[9][_]
CES
(2)
[10][_]
HCHL
(2)
[11][_]
Tif
(1)
[12][_]
Trai
(1)
[13][_]
Cla
(1)
[14][_]
Etre
(1)
[15][_]
Physical
(8/ 18)
[16][_]
2 l
(9)
[17][_]
252 bits
(2)
[18][_]
4 L
(2)
[19][_]
4 M
(1)
[20][_]
55 M
(1)
[21][_]
6 d
(1)
[22][_]
8656 Ci
(1)
[23][_]
910 E 2 l
(1)
[24][_]
Molecule
(8/ 9)
[25][_]
CF
(2)
[26][_]
Ts
(1)
[27][_]
seriel
(1)
[28][_]
noptic
(1)
[29][_]
ACBC
(1)
[30][_]
CO
(1)
[31][_]
Cl
(1)
[32][_]
COO
(1)
[33][_]
Disease
(1/ 7)
[34][_]
ADD
(7)
[35][_]
Company Reg No.
(1/ 1)
[36][_]
Sr 0000
(1)
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Publication
_________________________________________________________________
Number FR2521754A1
Family ID 29353777
Probable Assignee Sony Tektronix Corp
Publication Year 1983
Title
_________________________________________________________________
FR Title PROCEDE D'AFFICHAGE DE SIGNAUX LOGIQUES
Abstract
_________________________________________________________________
PROCEDE D'AFFICHAGE DE SIGNAUX LOGIQUES SUR DISPOSITIF D'AFFICHAGE DU
TYPE A ANALYSE DE TRAME.
ON APPROCHE DU SIGNAL LOGIQUE EN REDUISANT UN SIGNAL LONG ET UN SIGNAL
COURT, EN COMPARANT CHAQUE BIT D'UN SIGNAL LOGIQUE SEQUENTIEL AVEC LE
BIT PRECEDENT; S'ILS SONT EGAUX ENTRE EUX, ON ENGENDRE LE MEME NIVEAU
LOGIQUE, ET S'ILS SONT DIFFERENTS, ON ENGENDRE UN NIVEAU LOGIQUE QUI
DIFFERE DU RESULTAT DE LA COMPARAISON PRECEDENTE, ET L'ON REPETE CES
OPERATIONS N FOIS (NNOMBRE ENTIER SUPERIEUR A DEUX), PUIS ON LES
ARRETE UNE FOIS AVANT DE LES REPETER DE NOUVEAU; LE SIGNAL REGENERE
EST CONVERTI EN INFORMATION FONT POUR AFFICHER LA FORME D'ONDE
COMPRIMEE SUR LE DISPOSITIF D'AFFICHAGE, CE QUI PERMET D'AFFICHER UN
GRAND NOMBRE DE BITS SANS AUGMENTER LE NOMBRE DE SEGMENTS DE FORMES
D'ONDES.
APPLICATION NOTAMMENT AUX ANALYSEURS LOGIQUES POUR LA MESURE
D'APPAREILS ELECTRONIQUES TELS QUE OSCILLOSCOPES, SONDES ET ANALYSEURS
LOGIQUES.
Description
_________________________________________________________________
252 1754
La presente invention a trait en general a un procede d'affichage de
signaux logiques, et plus particulierement a un procede d'affichage
d'un signal logique sur un dispositif d'affichage du type a balayage
de trame
d'un analyseur logique ou appareil analogue.
Dans differentes sortes d'appareils electroniques, le recours a la
technique du traitement des signaux logiques se repand chaque jour
davan-
tage par suite des progres technologiques realises dans les
microproces-
seurs et les microordinateurs On propose desormais des oscilloscopes,
des sondes logiques et des analyseurs logiques pour mettre au point,
etalonner et depanner tout appareil electronique utilisant la
technique logique Ce sont surtout les analyseurs logiques qui
constituent un moyen ideal pour realiser un instrument de mesure pour
de tels appareils logiques, car ils
peuvent stocker des signaux logiques d'entree multi-canaux (donnees ou
in-
formations) dans des memoires, telles que les memoires RAM a acces
peri-
pherique, et afficher les informations enregistrees dans la memoire
sur des moyens d'affichage tels qu'un tube a rayons cathodiques (TRC),
afin de permettre la mesure de l'information avant que se produise le
signal
de declenchement Il existe deux modes d'affichage dans les analyseurs
lo-
giques, l'un etant le mode d'affichage synchronise ou rythme pour
afficher le signal logique en tant que forme d'onde de ce signal,
l'autre etant le mode dit d'affichage d'etat pour afficher
l'information stockee en tant que signas alphanumeriques de mots par
exemple du type binaire, octal et hexadecimal. Un dispositif
d'affichage du type fonctionnant par analyse de trame
convient pour constituer le moyen d'affichage d'analyseurs logiques,
at-
tendu qu'un tel dispositif operant par analyse de trame peut afficher
l'in-
formation aussi bien selon le mode synchronise ou rythme que selon le
mode d'etat, et il est exempt de scintillement meme si l'on affiche
une quantite importante d'informations De plus, un dispositif
d'affichage du type a analyse de trame est capable d'inverser le noir
et le blanc de l'affichage
total ou partiel, et aussi de faire clignoter l'affichage.
Plus on augmente le nombre de canaux et le nombre de bits de la me-
moire, plus l'analyseur logique convient On a deja propose de
nombreuses solutions techniques de type classique pour afficher
davantage de formes
d'ondes sur la surface limitee d'affichage dans le cas d'analyse de
trame.
L'une de ces solutions anterieures consiste a comprimer l'axe de temps
(horizontal) de l'ecran d'affichage en modifiant la pente du signal
sui-
vant l'axe X afin d'afficher un plus grand nombre de bits Toutefois,
cette technique n'est applicable que dans le cas d'un mode d'affichage
du type -2- X-Y en delivrant le signal logique et un signal de rampe
ou en escalier aux
axes respectivement Y et X du dispositif d'affichage Dans le mode
d'affi-
chage par analyse de trame, etant donne que le nombre de FON Ts
(segments d'affichage) dans la zone d'affichage et le nombre de bits
dans chaque FONT sont determines d'avance, ce mode d'affichage
interdit l'adoption du pro- cede qui utilise la compression de l'axe
de temps, M Ome si l'on augmente le
nombre de FONTS dans la zone d'affichage, les formes d'ondes affichees
s'a-
menuisent en fonction de la compression de l'axe du temps, de maniere
qu'il
est peu couode d'observer les formes d'ondes en detail.
Une autre technique classique consiste a afficher un signal logique
a canal unique avec plusieurs traces distinctes (methode dite
multitraces).
Toutefois, cela retrecit la surface disponible pour les autres canaux
et
rend difficile la comparaison des nombreux signaux des canaux entre
eux.
La demande (examinee et publiee) de brevet japonais no 55-46579 de-
crit un analyseur logique qui detecte des transitions d'un signal
logique d'entree pour en faire l'acquisition Ce procede permet
d'economiser la capacite d'un circuit d'acquisition a memoire, et
mesure de nombreux bits du signal logique Cependant, etant donne que
le signal logique acquis est comprime dans le temps, cette methode
exige un circuit supplementaire pour mesurer le temps (periode) ecoule
entre les transitions, et la construction
d'un tel circuit devient anormalement compliquee.
Uhe autre technique classique consiste a reduire l'amplitude de cha-
que forme d'onde logique et d'afficher simultanement davantage de
formes
d'ondes de canaux.
Toutefois, il est difficile de mesurer cette technique en raison de
l'utilisation de tres petites formes d'ondes De plus, on propose un
mode dit a rouleau pour afficher l'ecran par glissement pas-a-pas,
mais un tel
mode ne permet pas l'affichage simultane de la totalite de 1
'information.
Suivant le procede d'affichage d'un signal logique qui fait l'objet de
la presente invention, l'on se rapproche du signal logique en
modifiant un signal logique long pour en faire un signal logique court
Par exemple, on comprime un signal logique d'une longueur de quatre
bits pour obtenir un signal logique d'une longueur de trois bits Pour
cela, on compare
chaque bit d'un signal logique seriel avec le bit (anterieur)
precedent.
Lorsqu'ils sont egaux entre eux, on obtient le meme niveau de logique
que celui du bit precedent Lorsque le nouveau bit differe du
precedent, on
engendre un niveau logique qui differe du resultat de la comparaison
ante-
rieure Ces operations sont repetees N fois (N etant un nombre entier
plus grand que deux), et stoppees une fois avant de les repeter de
nouveau Le 3 - signal logique regenere est transforme en information
FONT afin d'afficher la forme d'onde logique comprimee sur le
dispositif d'affichage du type a analyse de trame Ainsi, on peut
afficher un grand nombre de bits du signal
logique sans augmenter le nombre de segments de la forme d'onde.
Par consequent, l'un des buts de la presente invention consiste a
prevoir un procede d'affichage de signaux logiques en vue d'afficher
une forme d'onde se composant d'un grand nombre de bits sur une
surface limitee d'affichage du moyen d'affichage en operant selon le
mode d'affichage dit
par analyse de trame.
Un autre but de l'invention consiste a prevoir un procede d'affichage
de signaux logiques pour afficher une forme d'onde comprimee, qui
consiste
en un grand nombre de bits sur une surface limitee d'affichage du
disposi-
tif d'affichage dans le mode d'affichage du type a analyse de trame,
proce-
de dans lequel on peut choisir un rapport optimal de compression.
L'invention a en outre pour objet de prevoir un procede d'affichage de
signaux logiques, c'est-a-dire un affichage de signaux logiques selon
le mode page par page, dans lequel on selectionne des sondes et des
fiches de sondes de la facon desiree pour chaque ecran (page)
d'affichage, et l'on
affiche des signaux d'entree provenant des sondes et fiches de sondes
se-
lectionnees de chaque page dans une zone ou surface d'affichage.
D'autres buts et avantages de la presente invention ressortiront
clairement pour tout specialiste dans l'art a la lecture de la
description
suivante qui se rapporte aux dessins annexes, sur lesquels:
La FIGURE 1 montre un schema synoptique d'un analyseur logique cons-
tituant une application de la presente invention; Les FIGURES 2 et 3
montrent schematiquement des ecrans d'affichage pour faciliter la
comprehension du procede d'affichage de signaux logiques suivant la
presente invention;
La FIGURE 4 montre un organigramme pour expliquer un procede d'affi-
chage de signaux logiques suivant la presente invention; La FIGURE 5
montre le contenu d'une memoire RAM pour expliquer un procede
d'affichage de signaux logiques suivant la presente invention;
La FIGURE 6 montre une forme d'onde pour expliquer un procede d'af-
fichage de signaux logiques suivant la presente invention;
La FIGURE 7 montre un ecran d'affichage pour expliquer le fonction-
nement de l'analyseur logique de la Figure 1, et La FIGURE 8 montre le
contenu d'une memoire RAM utilisee dans le cas
de la Figure 1.
On se referera tout d'abord a la Figure 1, qui montre un schema sy-
-4 -
noptic d'un analyseur logique utilisant le procede de la presente
inven-
tion, pour expliquer la nature de ce schema Les signaux logiques
d'entree,
detectes par quatre sondes 1 OA A 1 OD, sont appliques au comparateur
12.
Chaque sonde comporte huit grains de sonde, designes par les symboles
AO a A 7, DO A D 7, ou des moyens analogues, destines a recevoir huit
signaux lo- giques d'entree des canaux Le comparateur 12 compare les
signaux logiques d'entree avec un niveau determine afin de les regler
a un niveau logique
determine (par exemple le niveau TTL (circuit de logique
transistor-tran-
sistor))pxopre a chaque bloc afin de les appliquer a une memoire
d'acqui-
sition 14 et a un circuit de declenchement 16 La memoire 14 se compose
d'une memoire RAM a acces peripherique a grande vitesse, et le circuit
de declenchement 16 comprend un detecteur de mots et un compteur La
memoire 14 et le circuit de declenchement 16 sont relies a un bus 20
(terme general qui comprend egalement des bus de donnees, d'adresses
et de commande) Le circuit de commande marche/arrgt 22 fait demarrer
le fonctionnement de la memoire 14 dans le sens de l'enregistrement ou
du stockage, c'est-a-dire
se met en marche lors de l'acquisition de l'information d'entree
conforme-
ment a un signal d'instruction provenant du bus 20, et fait stopper
l'ac-
quisition de la memoire 14 conformement a la sortie du circuit de
declen-
chement 16 Le bus 20 est relie a l'ordinateur central (CPU) 24,
constitue par exemple par un microprocesseur du type Z-80 A, a la
memoire morte ROM
26, a la memoire vive RAM 28, au clavier 30, a l'appareil de commande
d'af-
fichage 32 et au generateur de signaux d'horloge 36 Le microprocesseur
du type Z-80 A est decrit d'une maniere detaillee dans les ouvrages
intitules
"Z 80/Z 80 A CPU Technical Manual 03-0029-01 " et "Z 8400,Z 80 CPU
Product Spe-
cification 00-2001-02 " publies par Zilog Le CPU 24 agit en tant que
moyen arithmetique logique et de moyen de traitement pour contr 8 ler
un systeme
complet en utilisant la memoire RAM 28 en tant que memoire volatile ou
tem-
poraire (CPU RAM) en fonction de la programmation fixe (procedure de
trai-
tement) de la memoire ROM 26 La memoire vive 28 comporte une zone
d'affi-
chage RAM Le clavier 30 est un dispositif d'entree exterieur qui
permet a un operateur de contr 8 ler ou commander un curseur,
l'introduction des
donnees, des signaux de commande, etc Le generateur 36 de signaux
d'hor-
loge applique un signal d'horloge a chaque bloc, la frequence du
signal
d'horloge etant determinee par un signal de commande provenant du bus
20.
Par exemple, la frequence d'horloge des CPU 24, ROM 26, RAM 28 et le
cla-
vier 30 est determinee de maniere qu'elle soit egale a 4 M Hz (en
supposant
que CPU 20 soit le microprocesseur Z-80 A) L'appareil de commande
d'affi-
chage 32 est relie a un dispositif d'affichage du type a analyse de
trame -5- 34, par exemple un tube a rayons cathodiques (TRC), et
delivre un signal de synchronisation horizontale, un signal de
synchronisation verticale et un signal d'intensite conformement a
l'information provenant de la zone
d'affichage RAM de la memoire RAM 28.
Le fonctionnement de l'analyseur logique represente Figure 1 sera
maintenant decrit (en partant de l'acquisition de l'information
d'entree, jusqu'a l'affichage de l'information d'entree sur le TRC} Un
operateur choisit une sonde correcte parmi les sondes 10 A A 10 D, et
la relie a un circuit a mesurer L'operation se deroule conformement
aux phases suivantes:
1) Lorsque l'operateur tape sur le clavier 30 l'ordre de faire l'ac-
quisition de l'information d'entree, le circuit de commande
marche/arret 22 fournit le signal de commande d'enregistrement ou
d'ecriture (debut
d'acquisition) a la memoire d'acquisition 14, conformement au signal
d'ins-
truction recu du CPU 24.
2) La memoire 14 fait l'acquisition du signal logique d'entree prove-
nant de la sonde selectionnee en passant par le*comparateur 12,
conforme-
ment au signal enregistre de commande, et l'enregistre dans des zones
pre-
determinees de ladite memoire.
3) Des que le circuit de declenchement 16 detecte le mot de declen-
chement dans les donnees d'entree et compte un nombre pre-etabli du
signal d'horloge, le circuit de declenchement 16 applique ce signal au
circuit de
commande marche/arret 22.
4) Le circuit de commande marche/arret 22 applique le signal d'arret
d'acquisition a la memoire 14 conformement a la sortie du circuit de
de-
clenchement 16, de facon que cette memoire 14 fasse cesser
l'acquisition
d'informations d'entree.
) L'operateur tape sur le clavier 30 l'instruction d'affichage de la
donnee enregistree dans la memoire 30.
6) L'ordinateur central CPU 24 transfere l'information enregistree
dans la memoire 14 vers une premiere zone situee dans la zone de
memoire RAM de l'ordinateur central CPU de la memoire 28 Lorsqu'une
instruction relative a la compression de la forme d'onde suivant la
presente invention est delivree par l'intermediaire du clavier 30, le
processus de compression de la forme d'onde se deroule comme il sera
decrit en detail plus loin Le
contenu de l'affichage est transfere en tant qu'information FONT (par
exem-
ple des signaux de code) de la zone RAM du CPU de la memoire RAM 28 a
la
zone d'affichage RAM de celle-ci, et enregistre dans cette zone Le
conte-
nu de la zone d'affichage RAM est affiche sur le tube TRC 34.
Ainsi qu'il ressort de l'explication ci-dessus, la presente invention
-6-
se rapporte a la sixieme phase.
Les Figures 2 et 3 montrent l'ecran d'affichage et ont pour but d'ex-
pliquer l'operation de compression de la forme d'onde et le procede
suivant
la presente invention La Figure 2 montre en effet un modele d'ecran
d'af-
fichage tel qu'il apparatt lorsque l'information stockee dans la zone
de
memoire RAM du CPU de la memoire RAM 28 est affichee sans comprimer
l'in-
formation (c'est-a-dire selon le mode normal d'affichage) Les formes
d'on-
des en traits interrompus a droite de la Figure 2 indiquent les
parties que
l'on ne peut pas afficher sur l'ecran puisque la memoire 14 a acquis
beau-
coup d'informations Les symboles Ai a Dl sur le cote gauche des formes
d'ondes de la Figure 2 sont des signaux destines a faciliter
l'explication et correspondent a ceux de la Figure 6 Suivant la
methode d'affichage de signaux logiques de la presente invention, les
formes d'ondes de la Figure 2,y compris les parties en traits
interrompus, sont comprimees, et les formes d'ondes ainsi comprimees
sont affichees comme le montre la Figure 3, oz M a D 4 a gauche des
formes d'ondes de la Figure 3 designent les formes d'ondes obtenues en
comprimant les formes d'ondes respectivement Ai
a Dl de la Figure 2.
Le procede de compression des formes d'ondes suivant la presente in-
vention sera maintenant decrit en detail en se referant aux Figures 4
a 6,
ou la Figure 4 montre un organigramme de circulation pour expliquer
l'ope-
ration de compression de formes d'ondes realisee suivant le procede de
l'invention, tandis que la Figure 5 montre un modele de contenu de la
zone RAM du CPU et de la zone d'affichage RAM de la memo"re RAM 28, la
Figure 6 montrant enfin sous forme de diagramme explicatif et concret
l'operation
de compression des formes d'ondes suivant l'invention.
Sur la Figure 4, lorsque l'operateur pose un nombre d'une comparaison
sequentielle (N) (ou bien N peut etre pose prealablement suivant un
nombre predetermine), et declenche la commande de la compression des
formes d'ondes a l'aide du clavier 30, les phases suivantes se
deroulent: la phase ( 40), qui consiste a stocker " O " en tant que
donnee DO dans une adresse AO d'un circuit de memoire temporaire dans
l'ordinateur central CPU 24;
la phase ( 42), qui consiste a stocker la premiere donnee de la pre-
miere zone de la memoire RAM du CPU (se referer a la Figure 5) en tant
que donnee Dl dans une adresse Ai de la memoire temporaire &#x003C;le
contenu de la memoire d'acquisition 14 a deja ete envoye dans la
premiere zone de la memoire RAM 28); la phase X 44), qui consiste a
stocker la donnee suivante de la
252 1754
-7-
memoire RAM du CPU en tant que donnee D 2 dans une adresse A 2 de la
memoi-
re temporaire; la phase ( 46),qui consiste a juger si oui ou non
l'information Dl est egale a l'information D 2, pour aboutir a une
phase ( 48) si c'est OUI, ou a une phase ( 50) si c'est NON; la phase
( 48), qui consiste a sortir la donnee Dl (ou D 2) et a stocker la
donnee Dl dans l'adresse AO;
la phase ( 50), qui consiste a sortir la donnee DO (DO etant un ni-
veau logique inverse de DO), et a stocker la donnee DO dans l'adresse
AO (c'est-a-dire, a echanger les donnees DO et DO); la phase ( 52),
qui consiste a stocker la sortie de l'adresse AO dans la seconde zone
de la memoire RAM du CPU (cf Figure 5); la phase ( 54), qui consiste a
stocker la donnee D 2 de l'adresse A 2 dans l'adresse Ai en tant que
donnee Dl; 15 la phase ( 56), qui consiste a determiner si toutes les
donnees qui se trouvent dans la premiere zone de la memoire RAM du CPU
(par exemple 252 bits pour chaque canal) sont traitees, et aboutit a
une phase ( 58) si c'est NON ou a une phase ( 62) si c'est OUI; la
phase ( 58), qui consiste a juger si oui ou non l'operation de
comparaison (l'operation de la phase ( 46)) est repetee N fois (N
etant un
nombre entier superieur a deux, par exemple trois dans ce mode de
realisa-
tion, et a passer a la phase ( 44) si c'est NON ou a une phase ( 60)
si c'est OUI; la phase ( 60), qui consiste a stocker la donnee
suivante de la
premiere zone de la memoire RAM du CPU dans l'adresse Ai du circuit a
me-
moire temporaire en tant que donnee Dl, et la phase ( 62), qui
consiste a stocker les donnees de la seconde
zone de la memoire RAM du CPU dans la zone d'affichage-RAM en tant
qu'in-
formation FONT (cf Figure 5), ce qui est la phase finale.
Comme on le comprend d'apres la description qui precede, au cours de
la phase ( 58), lorsqu'on juge que l'operation de comparaison est
repetee
N fois, on aboutit a la phase ( 60) En d'autres termes, apres que
l'ope-
ration de comparaison a ete repetee successivement N fois, on arrete
une fois cette operation de comparaison Sur la Figure 5, " 0000 "
"FFFF" sur la gauche designent l'adresse de la memoire RAM 28 Cette
derniere comprend
en outre des zones de bits indicateurs et d'empilage, sauf pour les
premie-
re et seconde zones, et la zone d'affichage, comme le montre la Figure
5.
Sur la Figure 6, "A" A "D" sur le c 8 te gauche sont des symboles
d'assemblage (Ai a A 5), (Dl a D 5); "Ai" a "Dl" correspondent
respectivement 8- aux formes d'ondes A 1 a D 1 de la Figure 2, et "A 4
" A "D 4 " correspondent respectivement aux formes d'ondes A 4 a D 4
de la Figure 3 Sur la Figure 6, les niveaux logiques " 1 " et " O " de
A 2 correspondent aux niveaux logiques de la forme d'onde A 1, le
symbole A 3 *est le niveau logique obtenu lors de l'operation de
comparaison de la phase ( 46) de la Figure 4, et les ni-
veaux logiques de A 5 correspondent a la forme d'onde logique A 4 En
pre-
mier lieu, "n O " est stocke en tant que donnee DO a l'adresse AO du
circuit de memoire temporaire de l'ordinateur central CPU 24 (cf la
phase ( 40)
de la Figure 4 w, et la premiere information de la premiere zone de la
me-
moire RAM du CPU 24 (c'est-a-dire l'information " 1 " dans la premiere
posi-
tion de gauche de A 2 sur la Figure 6) est enregistree en tant que
donnee D 1 a l'adresse A 1 du circuit temporaire (cf la phase ( 42) de
la Figure 4) La donnee suivante de la memoire RAM du CPU (c'est-a-dire
la donnee " O " de la seconde position a gauche de A 2, Figure 6) est
stockee en tant que donnee D 2 dans l'adresse A 2 de la memoire
temporaire (cf phase ( 44) de la Figure 4) Les donnees D 1 et D 2 sont
jugees pour savoir si elles sont egales ou non (cf phase ( 46) de la
Figure 4) Dans le cas de la Figure 6, la donnee qui differe de la
donnee DO (c'est-a-dire " 1 ") est enregistree dans l'adresse AO,
puisque la donnee D 1 differe de la donnee D 2 La donnee " 1 "
enregistree dans l'adresse AO correspond au niveau logique " 1 " dans
la premiere position de gauche de A 3 D'apres les phases ( 52) A ( 56)
de la Figure 4, on estime que l'operation de comparaison ci-dessus a
ete repetee trois fois (dans ce mode particulier de realisation)
Puisque maintenant l'operation de comparaison n'est effectuee qu'une
fois, la donnee suivante de la RAM du CPU (la troisieme donnee de
gauche " O " de A 2) est stockee en tant que donnee D 2 a l'adresse A
2 de la memoire temporaire (cf la phase ( 44) de la Figure 4) Il
convient de souligner que la donnee de l'adresse A 2 est stockee en
tant que donnee D 1 (" O ") a l'adresse A 1 au cours de la phase ( 54)
La donnee D 1 est comparee avec la donnee D 2 Dans ce mode de
realisation, attendu que la donnee D 1 est egale a la donnee D 2, la
donnee D 1 (ou la donnee D 2, soit "O") est stockee a l'adresse AO La
donnee "ou stockee a cette adresse AO correspond au niveau logique " O
" a la deuxieme
position a gauche de A 3 D'une facon analogue, le niveau logique " 1 "
a la.
troisieme position a gauche de A 3 est obtenu en passant par les
phases ( 52) ( 58) et ( 46) Ainsi, l'operation de comparaison est
repetee trois fois, de telle sorte que la donnee suivante de la
premiere zone de la memoire RAM du CPU (c'est-a-dire la donnee " 1 " a
la cinquieme position a gauche de
A 2) est stockee en tant que donnee D 1 dans l'adresse A 1 du circuit
a me-
moire temporaire, ainsi qu'il est indique dans la phase ( 60) de la
Figure 9 - 4 La donnee suivante de la memoire RAM du CPU (c'est-a-dire
la donnee " 1 " a la sixieme position a gauche de A 2) est stockee en
tant que donnee D 2
dans l'adresse A 2 de la memoire temporaire, et les operations
decrites ci-
dessus sont repetees Les niveaux logiques aux quatrieme et cinquieme
posi-
tions de A 2 ne sont pas compares entre eux En d'autres mots, ce mode
de realisation arrete une fois l'operation de comparaison apres que
celle-ci a ete repetee trois fois Lorsque toutes les donnees (par
exemple 252 bits pour chaque canal) de la premiere zone de la memoire
RAM du CPU ont ete
traitees, les donnees de la seconde partie de la zone RAM du CPU sont
stoc-
kees en tant qu'information FONT dans l'affichage RAM (cf la phase (
62) de la Figure 4) Attendu que le procede de compression de formes
d'ondes
de Bl D 1 a B 4 D 4 de la Figure 6 est le meme que le procede de
compres-
sion de la forme d'onde A 1 en forme d'onde A 4, aucune description
n'est ju-
gee necessaire.
Le logiciel qui contr 8 le le CPU 24 dans le mode prefere de
realisation decrit en se rapportant aux Figures 4 a 6 est represente
dans les Annexe
A et B a la fin de cette description L'Annexe A est le programme
redige
en langage de programmation C et correspond a l'organigramme de
mouvement de la Figure 4, o le numero de la partie Observation (/* */)
dans l'Annexe A correspond au numero de phase de l'organigramme
L'Annexe B est le codage reel du programme de commande pour le
microprocesseur Z-80 A qui correspond au programme de l'Annexe A Dans
l'Annexe B, LOC 0008 A OO Oc correspond a "DO = O" de l'Annexe A; OOOE
A 0025, a "i = j = O "; 0026 A 002 A, a "n = N"; 002 C A 0037, a
"i&#x003C;ALL"; 003 A A 0041, a "if (n ==N"); 0044 A 005 A, A "D 1 =
RAM 1 lil "; OOSB A 005 F, a "n = 1 "; 0061 A 0075,a "k = 1 = O; 0076
A 0086, a k&#x003C;= J"; 0089 A 008 D, a "valeur = O "; 008 F A 0093,
a "m = 7 "; 0095 A 009 B, a "m) = O", 009 E A OOAE,a "k&#x003C;= j";
OOB 1 A OODC,a Valeur, = RAM 2 lK) 3).
* OBSERV ex. * RA Mi LI * valeur r x 55 M Ox 6 d X * CRTlI i Oxd 5 X
Oxed * 1 e ii 4 def inir
ALL 252
N 4
synchronisation &#x003C; TR Cofext
RAM 2,Uext -
D 0- Dl-. n. i int; j int; k int; valeur
DO O
i =j = O; n =N; i:compteur pour j:compteur pour k:compteur pour
1:compteur pour m:compteur pour valeur temporaire (RAM lO) -'1) RAMIl)
*/ RAM 2 l */
RAM 2 E */
TRCEll */ bit*/ pr TRC */
* 40 */
tandis que (i ( si (n ==) Dl = RA Mi 1 n = 1; Autrement autrement
* 56 */
*58 */
/* 42, * 160 */
D 2 = RAM li); /* * 44 */ si (Dl == D 2) /*j$ 46 */ Do = Dl; /* 148 */
DO = DO'1; /* # 50 */
14 - ANNEXE A (suite) RAM 2 ljl = DO: Dl = D 2; n + 4-; yj ++; i -1-4;
/* 52 */
/* * 54 */
1 * /* etablir valeur FONT par RAM,2 l) */ k l=; /* 462 * tandis que
(k= O &and k Or S 00 OIFF LOC IN Sr 0000 coeeee
0303 21 EOFF
0006 39
0007 F 9
0008 2 l F 9 FF
0008 19
008 C 3600
OOOE 2 IF 4 FF
0011 19
0012 E 5
0013 2 IF 2 FF
0016 19
0017 3 EO O
0019 77
081 A 87
0019 9 F
001 C 23
77
ME 2 B
OOIF CI
7 E
0021 ' 02
m NEM OPER
CALL 0000
LO HLFFED
ADO HLSP
LO SPHL
LO HLFFF 9
ADD HLDE
LD,A
ADD Al A sec n'A
INC HL
LO CHL),A
DEC HL
pop Bc
LD ACHU
LO cac),A imsr 7 E 2 t F 6 FF 1 9 36 e 4
21 F 4 FF
1 9 7 E
D 6 FC
7 E DEOO
F 26408
21 F 6 FF
11 9 7 E FE 04
C 2 F 20 Q-*
2 l F 8 FF 11 NE Il INC LO -INC LO LD ADO LD LD ADD LO sus INC LO sec
ip LO ADD LO CP ip LD Poo OPER HL
A, (HL)
Bc
CBC) 1 A
HL, FFF 6
HL, DE
&#x003C;HL), 04
J 4 L, FFF 4
HL, DE
A, (HL)
r,, FC HL
A, (HL)
A, 00
P, 0064
HL, FFF 6
HL, DE
A, (HL)
NZ, ZOF 2
HL, FFF 8
HL, DE
LOC 002 A 002 C 002 F ea 35 003 E 003 F 16 -
ANNEXE B
LOC IN Sr MNEM C
8648 ' ES PUSH I
0049 210800 LO k
884 CES PUSH 1-
21 F 4 FF LDO
8658 19 ADO
8851 7 E LD
6852 235 IHC b
00 SJ66 L D
e 854 6 F LDO
6855JE 3 E
8656 Ci pop 1 0057 09 Poo 6658ci pop
8859 7 E LD
685 A 02 LD
885 B 21 F 6 FF LO
885 E19 ADOO
88 a 5 F' 3681 LO
8861 C 37581 JP
8864 21 FGFF LO
8067 19 ADO
6868 ES PUSH
LOC INST f INE??
0069 21 EFFF LD
886 C19 ADO
886 D 3600 LD
866 FCI o a 8787 E j LD
0071 02 LO
0072 87 ADO
0873 9 F sec
0874 03 1 INC
02 LO
0876 21 F 2 FF LI)
0879 19 ADO
007 A ES PUJSH-
o 87 B 21 F 6 FF LO
667 E19 ADO
687 F CI POP
8088 On LO 8881 94 sue
0882 03 INC
80882en LD 0084 23 Il Nt 9 E sec PER
IL, 8888
IL
4 L, FFF 4
IL., DE
l, (HL) -IL w (HL)
&#x003C; SP), HL
F-IL, BC
BC
A; '&#x003C;HL
HL, FFF 6
H-L, DE
&#x003C;HL), 01
01 75
HL, FFF 8-
HL, DE
HL OPER
HL, FFEF
HL,* DE
CHL),00
Bc Aq, &#x003C;HL)
(BC A
Bc Bc A, (Bct&#x003E; HL Aq, CHL) (suite) 17 - (suite)
ANNEXE B
m NEM OPER jp M'q" 85
LO HLFFED
POO HLDE
LD CHL),00
LD HLFFEE
AOC HLDE
LO CHL),07
LO HLFFEE
POO HLOE
LD 9,CHL)
OR A
jp M 0183
LD HLFFF 2
ADD HL DE
PUSH HL
LD HLFFFO
POO HLDE
pop BC
LD ACBC)
SUB (HL)
INC Bc LO 'q'cac)
LOC INST
9086 FA 5581
0089 21 EOFF
oesc 19 3600
988 F 21 EEFF
0092 19
Oe 93 3607
21 EEFF
0098 19
0099 7 E
009 A 87
0099 FAB 801
009 E 2 IF 2 FF
00 A 1 19
0092 ES
0043 21 FOFF
OOP 6 19
OOA 7 CI
OOP 8 en
0099 96
08 AA 03
98 AB en
MHEK OPER
INC HL
SSC ACHL)
jp 14, 8188
LO HLFFED
POO HLDE
p USH HL
LO HL,0000
p USM HL
LO HL, FFFO
POO HLOE
LD ACHL)
INC HL
LO HCHL)
LO L,aq
EX (SP&#x003E;,HL
POP Bc
POO HLBC
LO aq,(HL)
LO C'A
POO n'A sec A, A
LO B A,
LOC INST
AC 23
09 AD 9 E
OSPE FA 5821
0081 21 EDFF
0094 19
ES
0096 210000
0099 ES
0089 21 FOFF
19 ooa F 23 oace 66 ooci 6 F
0 OC 2 E 3
0 OC 3 ci
2 OC 4 09
0 OC 5 7 E
0 OC 6 4 F
0 OC 7 87
e OC 8 9 F
0 OC 9 47
ANNEXE B (suite) LOC INST n NEM OPER 99 CA Cs PUSH
CO 2 1 FUFF LU HLFFEE
09 CE 19 eqo D HLDE
99 CF 7 E LU ACHL)
9808 4 F LU C'A
9901 87 ADU A 4
0902 'YF sac 0, A
9903 47 LU B A
*9804 CS PUSH Bc
C 09966 -CALL 0000
0008 E 1 POP HL
9809 ci POP BC LU pcac) 990 A en
9008 95 OR L
980 C 82 LD (SC)Iaq
0800 21 FOFF LU HLFFFO
oeae 19 ADO HLDE
96 EI 7 E LU ACHL)
POU A'81
SOE 2 C 681
0 OE 4 77 LU CHL),-A
0 OE 5 23 IHC HL
Go Ed 7 E LU ACHL)
MNEM OPER
Lac rms T
BOE 7 CEBO ADC A,00
86 EP 77 LU CHL),A
OSEA 21 EEFF -LO HL FFEE
SOED 19 Poo HLDE
99 EE 35 DEC &#x003C;HL)
98 EF C 39590 jp
0 OF 2 21,F 7 FF LD HL, FFF 7
0 OF 5 19 Ao D HL DE
0 OF 6 ES PUSH HL
OUF 7 210600 LU HL 0000
98 FA ES PUSH HL
96 FB 2 IF 4 FF LD HLFFF 4
89 FE 19 POO HL, DE.
98 FF 7 E LU PCHL)
9100 23 INC HL
aloi 6 LU HCHL)
0182 6 F LU LA
9183 E 3 EX (SP),HL
0104 ci POP Bc aloi eg POU HL BC 0 '126 C 1 POP Bc aie? 7 E LU 9,CHL)
2 5 2 17 5 4
19 -
ANNEXE B
(suite)
KNEM OPER
LD
CP Iq jp 0140
LD HLFFF 9
POO HLCE
PUSH HL
MNEM OPER
LO HL, FFF 9
no D HLDE
LO A (HL)
LO C'A
POO AIA
sac AIA
LD B A
LO P'c XOR et
LD C'A
LO A, a
XOR 00
LD B A
POP HL
LO A'c
LO CHL&#x003E;,A
LD HL, 0000
PUSH HL
LD HL, FF 2
POO HL DE
LD ACHL)
IHC HL
LOC INST
0108 02
airg 2 IF 8 FF 01 oc 1 9 ES 910 E 2 l F 7 FF
0111 1 9
0112 c 1 0113 on
0114 SE
C 22701
0113 2 I F 9 FF
elle 1 9 a 1 IC ES
21 F 8 FF
ai 20 1 9
0121 C 1
01 22 7 E
0123 02
0124 C 34201
0127 2 IF 9 FF
0 1 2 A 19
0129 S
LOC INST
012 C 2 l F 9 FF
012 F 19
0133 7 E
0131 4 F
0132 87
0133 9 F
0134 47
79
0136 EEOI
0138 4 F
0139 78
013 A EEOO
813 C 47
El
013 E 79
013 F 77
0142 210000
8143 ES
2 i 44 2 IF 2 FF
0147 19
0148 7 E
0149 23
ANNEXE B (Suite) LOC INST m HEM OPER 0 j 4 A 66 LO H, CHL)
0146 6 F LO LA
014 C E 3 EX (SP),HL
014 D Cl pop BC
914 E 09 POO HL"BC
014 F ES PUSH HL
2 I Fg FF LO HL, FFF 9
C 153 19 900 HLDE
0154 CI pop Bc
?E LO A'(HL &#x003E;
0156 02 LD (SC)IA
0157 2 l F 8 FF LO HLFFF 8 el sa 19 POO HL, DE a ES PUSH HL C 2 l F 7
EF LO HLFFF 7
F 19 AOC HLDE
ci Pop Bc
0161 7 E LO ACHL)
0162 82 LD (SC)Iaq 9163 2 l F 6 FF LO HLFFF 6
0166 19 ' ACD HLDE
0167 34 INC (HL)
LOC INST m NEM OPER
0168 2 IF 2 FF LD HL, FFF 2
aide 19 ADO HLOE
016 C 7 E LO PICHL)
C 601 ADD 9,01
016 F 77 LO &#x003C;HL),A
23 INC HL
0171 ?E LO a,(HL)
01,72 CE 89 AOC A,00
0174 ? 7 LO CHL),A
2 l F 4 FF LD HLFFF 4 0178 19 POO HL o E
0179 7 E LD PCHL)
017 A C 601 aq DO A,01
017 C 77 LO (HL), A
9170 23 INC HL
017 E 7 E LO ACHL)
917 F CF-80 AOC a,
0181 77 LO (HL
0182 C 32 COO jp 002 C C 30000 jp 0000
0188 21 EFFF LO HL FFEF
0189 19 AOC HLDE
217 5 4
21 - ANNEXE B (suite)
LOC INST
018 C 4 E
23
018 E 46
018 F C 5
21 EFFF
0193 1 9
O j 94 34 El
0196 '70
0197 4 F
0198 a 7
0199 9 F
019 A 4 7
69 et 9 c 60
618800
aine 09 elai E 5
8142 21 EDFF
01 A 5 1 9
il jq 6 ?E
0197 4 F
MNEM LO INC LO PUSH LD POD INC POP LO LO Poo sec LO LD LO LO ADD PUSH
LO ADO LO LO MNEM sue LO LO ADO POP LO LO jp HOP Ncp NOP HOP HOP OPER
C CHL)
U
9, CUL)
Bc
HL, FFEF
HL, DE
(HL) HL A, L C, a q"q A, A B, A L, C H, 9
BC, 0000
HL, BC
HL
HL FFED
HL, DE
A, CHL) -
C, a OPER a 8, A HL, O 8 a
HL, BC
Bc A, L
C BC), A
00 76 LOC 01 AB OIA 9 aing 01 go 01 PE OIAF ei Ba elai 01,35 ai 96 01
88 i Nsr
21 8 002
c 1 7 D
C 37680
22 -
Claims
_________________________________________________________________
R E V E N D I C A T I O N S
1 Procede d'affi Ghage d'un signal logique, caracterise en ce qu'il
comprend les phases qui consistent a: a) comparer un niveau logique de
chaque bit d'un signal logique d'entree sequentiel avec un niveau
logique du bit precedent dudit signal;
b) sortir le meme niveau logique que les niveaux logiques compa-
res lorsque ces niveaux logiques sont egaux; a) sortir le niveau
logique different d'apres le resultat de la comparaison precedente
lorsque le niveau logique de chaque bit differe de celui du bit
precedent, d) interrompre l'operation de comparaison une fois toutes
les N
fois (N etant un nombre entier superieur a deux) que l'on a effectue
l'o-
peration de comparaison, et
e) repeter les operations de comparaison sequentielle et d'inter-
ruption, dans lequel le signal logique est affiche conformement a la
sortie derivee
de l'operation sequentielle repetee ci-dessus.
2 Procede d'affichage d'un signal logique selon la Revendication 1,
caracterise en outre par les phases qui consistent a stocker la sortie
derivee de l'operation sequentielle repetee en tant qu'information
FONT, et a afficher le signal logique sur un dispositif d'affichage du
type a analyse de trame conformement a l'information FONT, le signal
logique
d'entree sequentiel etant comprime et affiche.
3 Procede d'affichage d'un signal logique selon la Revendication 1,
caracterise en ce que l'operation sequentielle repetee est contr 8 lee
par un microprocesseur a programmation fixe.
4 Procede d'affichage d'un signal logique, caracterise en ce qu'il
comprend les phases qui consistent a: a) comparer un niveau logique de
chaque bit d'un signal logique d'entree sequentiel avec un niveau
logique du bit precedent dudit signal;
b) sortir le Meme niveau logique que les niveaux logiques com-
pares lorsque ces niveaux logiques sont egaux; c) sortir le niveau
logique different provenant du resultat de la comparaison precedente
lorsque le niveau logique de chaque bit differe de celui du bit
precedent; d) interrompre l'operation de comparaison une fois toutes
les N fois &#x003C;N etant un nombre entier superieur a deux) que l'on
a effectue l' operation de comparaison sequentielle; e) stocker la
sortie derivee de l'operation de comparaison en 23 - tant
qu'information FONT; f) repeter les operations precitees de
comparaison sequentielle, d'interruption et de stockage, et g)
afficher le signal logique sur un dispositif d'affichage du type a
analyse de trame, conformement a la sortie stockee. Procede
d'affichage d'un signal logique selon la Revendication 4, caracterise
en ce que l'operation sequentielle repetee est contr 8 lee
par un microprocesseur a programmation fixe.
6 Procede de compression d'un signal logique sequentiel, caracterise 1
o en ce qu'il comprend les phases qui consistent a: a) stocker
un-niveau logqiue du bit precedant le signal logique sequentiel dans
une premiere adresse d'un circuit a memoire (premiere phase); b)
stocker un niveau logique du present bit du signal logique sequentiel
dans une seconde adresse dudit circuit a memoire (seconde phase); c)
comparer les niveaux logiques dans les premiere et seconde adresses
dudit circuit a memoire (troisieme phase); d) sortir le niveau logique
en cours de comparaison lorsque les niveaux logiques dans les premiere
et seconde adresses sont egaux entre eux (quatrieme phase);
e) sortir le niveau logique inverse du resultat de la comparai-
son precedente stocke dans une troisieme adresse dudit circuit a
memoire
lorsque les niveaux logiques dans les premiere et seconde adresses
diffe-
rent entre eux (cinquieme phase); f) stocker le niveau logique de
sortie derive de l'operation de comparaison dans la troisieme adresse
(sixieme phase);
g) stocker le niveau logique de 1 a seconde adresse dans la pre-
miere adresse (septieme phase); h) stocker le niveau logique du bit
suivant du signal logique sequentiel dans la seconde adresse (huitieme
phase); i) revenir a la troisieme phase (neuvieme phase); j) repeter
les operations de la troisieme a la neuvieme phase (dixieme phase); k)
interrompre la troisieme phase une fois toutes les N fois (N etant un
nombre entier superieur a deux) la troisieme phase sequentielle
(onzieme phase), et 1) repeter les operations entre la troisieme phase
et la onzieme phase jusqu'a ce que la valeur predeterminee du signal
logique sequentiel
ait ete traitee.
24 - 7 Procede de compression d'un signal logique sequentiel selon la
Revendication 6, caracterise en ce que le niveau logique inverse du
pre-
mier bit du signal logique sequentiel est stocke dans la premiere
adresse dudit circuit a memoire au cours de la premiere phase, et que
le niveau logique du premier bit du signal logique sequentiel est
stocke dans la se-
conde adresse dudit circuit a memoire au cours de la seconde phase.
8 Procede d'affichage de signaux logiques dans un analyseur logique,
caracterise en ce qu'il comprend les phases qui consistent a a)
stocker des signaux logiques d'entree provenant de plusieurs sondes
comprenant plusieurs grains de sonde; b) stocker une information
selectionnee provenant desdites sondes et desdits grains de sondes en
tant qu'information indicatrice, et c) afficher les signaux logiques
d'entree ainsi stockes dans
l'ordre de l'information indicatrice.
? ?
Display vertical position markers.<br/><br/>This option will display
the relative positions of currently selected key terms within the full
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general locations within the document, or to specific discoveries if
you know whereabouts in the document they occur. [39][_]
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[43]____________________
[44]____________________
[45]____________________
[46]____________________
[47]____________________
[48]____________________
[49]____________________
[50]____________________
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