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Gene Or Protein
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ETRE
(44)
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DCR
(9)
[8][_]
ELG
(9)
[9][_]
Est-a
(6)
[10][_]
Gnal
(2)
[11][_]
DCR 1
(2)
[12][_]
Cin
(1)
[13][_]
FLG
(1)
[14][_]
Tre
(1)
[15][_]
Ner
(1)
[16][_]
Mas-
(1)
[17][_]
Tir
(1)
[18][_]
Clus
(1)
[19][_]
Apte
(1)
[20][_]
Physical
(8/ 14)
[21][_]
32 bits
(5)
[22][_]
de 1 bit
(2)
[23][_]
de 2 bits
(2)
[24][_]
21 l
(1)
[25][_]
8 d
(1)
[26][_]
11 l
(1)
[27][_]
1 l
(1)
[28][_]
38 bits
(1)
[29][_]
Molecule
(4/ 11)
[30][_]
DES
(6)
[31][_]
SEMI
(3)
[32][_]
equa
(1)
[33][_]
OOO
(1)
[34][_]
Disease
(1/ 10)
[35][_]
Lues
(10)
[36][_]
Generic
(1/ 1)
[37][_]
cation
(1)
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Publication
_________________________________________________________________
Number FR2522183A1
Family ID 11005700
Probable Assignee Hitachi Ltd
Publication Year 1983
Title
_________________________________________________________________
FR Title MEMOIRE A SEMI-CONDUCTEURS
Abstract
_________________________________________________________________
<P>L'INVENTION CONCERNE UNE MEMOIRE A SEMI-CONDUCTEURS.</P><P>CETTE
MEMOIRE COMPORTE DES RESEAUX DE MEMOIRE M-ARY-M-ARY SITUES SUR UNE
MICROPLAQUETTE IC ET COMPORTANT DES CELLULES DE MEMOIRE RELIEES A DES
LIGNES DE TRANSMISSION DE DONNEES ET DES RESEAUX DE CELLULES FICTIVES
DSA-DSA AINSI QUE DES AMPLIFICATEURS DE DETECTION SA, DES DECODEURS
X-DCR, X-DCR, Y-DCR, Y-DCR ACCOUPLES AUX LIGNES DE TRANSMISSION DE
DONNEES, LES CELLULES FICTIVES DS ETANT ACTIVEES DE MANIERE A
DETERMINER UN POTENTIEL DE REFERENCE DEVANT ETRE ENVOYE AUX
AMPLIFICATEURS SA.</P><P>APPLICATION NOTAMMENT AUX MEMOIRES MORTES
MONOLITHIQUES A CIRCUITS INTEGRES A SEMI-CONDUCTEURS.</P>
Description
_________________________________________________________________
La presente invention concerne une memoire a semiconducteurs, qui est
constituee par un circuit inte- gre a semiconducteurs monolithique, et
plus particuliere- ment une memoire morte.
Ces dernieres annees, on a constate un accrois- sement important des
besoins d'une memoire a semiconduc- teurs possedant une
grandelcapacite, en liaison avec le progres de la technologie des
semiconducteurs et avec le developpement de la technique de mise en
oeuvre des dispo- sitifs a semiconducteurs.
Dans le cas o il faut fabriquer une memoire ROM
.
Sur la figure 2 A, les lignes de mise a la masse, qui sont disposees
audessus des lignes respectives de transmission de donnees Da O a Da
15 sont selectionnees par les signaux ET des signaux decodes C and
#x003C; 0 a CJi 16 19 2 1 22 23 i 23 Bits -de parite
012 4 i P. percent t-I P and #x003C;Cg Dans le tableau 1, les drapeaux
ou indicateurs
1 sont associes aux bits concernes.
Le tableau 2 suivant fournit un exemple specifie de donnees
enregistrees W qui doivent etre enregistrees dans les reseaux de
memoire Par exemple dans le tableau 2, les caracteres B O a B 31 sont
associes aux signaux de donnees tandis que les caracteres BPO a BP 5
sont associes aux si- gnaux de parite Tableau 2 (W)
B O B 1 B 2 B 3 B 4 B 5 B 6 B 7 88 B 9 810 11 B 12 B 13 B 14 B 1516 F
1 1 11 O O O O O O O O O 1 1 1
317 B 18 B 19 B 20 B 21 l B 22 B 23 B 24 B 25 B 26 B 27 IB 281 829 IB
30 1311 _, Iolo 1 1 1 1 1 O O o O l Z E E I 1OolE I A¦ Les valeurs des
bits respectifs de parite sont determinees par le fait qu'on se refere
aux bits des signaux de donnees a 32 bits devant etre enregistres, qui
sont desi- gnes dans le tableau 1 Les bits de parite devant etre de-
termines sont regles a des valeurs telles que les valeurs de
combinaison OU-Exclusif des signaux binaires concernes et des bits de
parite devant etre determines prennent la valeur " O " En d'autr
Estermes, les bits respectifs de pari- te sont determines de maniere
que les valeurs de combinai- son OU-Exclusif des bits, auxquels on
doit se referer, compte tenu du tableau 1,prennent la valeur " O ".
Par exemple le bit de parite BPO du tableau 2 est regle de la maniere
suivante De facon plus specifique, afin de regler le bit de parite BP
0, on se refere aux bits de don- nees B O a B 4, B 14 A B 21, B 28 et
B 29 des bits de donnees B O a B 31 a 32 bits conformement a la
premiere ligne (c' est-a-dire le syndrome 50) du tableau 1
La-combinaison OU-Exclusif des bits de donnees, auxquels on se refere
ainsi, prend la valeur " 1 " Conformement a ceci, le bit de parite BPO
prend la valeur " 1 " En d'autrestermesla combinaison OU-Exclusif
entre les bits de donnees, aux- quels on se refere, et le bit de
parite BPO est amene a prendre la valeur " O '.
Ci-apres, on se refere aux donnees sur la base des syndromes 51 a-55
apparaissant de la seconde a la cin- quieme ligne du tableau 1 de
sorte que les bits de pari- te B Pl a BP 5 sont determines de maniere
que leurs valeurs de combinaison OU-Exclusif sont reduites a la valeur
" O ".
Dans le cas o les bits respectifs de donnees a 32 bits sont regles de
maniere a presenter les valeurs du tableau 2, tous les bits de parite
BPO a BP 5 sont ame- nees a avoir la valeur " 1 ", comme cela est
tabule dans ce tableau.
Comme cela ressort du tableau 1 et des explica- tions precedentes
concernant ce tableau, les equations lo- giques servant a
determination des syndromes 50 a 55 sont exprimees sous la forme des
equations suivantes (3) A (8): B Bo 1 6 82 B 3 B 4 B B 14 B 15 1 B 6
B 17) B 18 G B 19 6 B 20 O B 21 6 B 28
63 8296 BP O a a (3);
1 = B O B 5 B 6 G B 7 O B 8 d B 14 B 15 O B 16 G B 17 B 22 G B 23 I B
24 G B 25 B 30
+ BP 1 (4);
52 = B 1 G B 5 G B 9) B 10 Bll B 14 B 18
G B 19 G B 22 G B 23 O B 26 G B 27 G B 28
0 B 30 6 B 31 G BP 2 (5);
53 = B 2 6 B 6 6 B 9 (B 12 e B 13 9 B 15 e B 18
6 B 20 G B 21 G B 22 B 24 B 26 G B 27
BP (6);
3 _ ()
54 = B 3 G B 7 6 B 10B 12 B 16 B 19 B 20 B 23 6 B 25 (B 26 6 B 29 B 31
BP 4 (7); et = 54 (58 3 B Sll 63 B 13 O 3 B 17 6 D B 21 6 D B 24 B 25
6 B 27 G B 28 B 29 B 30 6 B 31
BP 5 (8).
Incidemment, le symbole $ apparaissant dans les equations logique
ci-dessus, indique la combinaison OU-Ex- ciusif. Le circuit
d'operation logique FLG represente sur la figure 5 est constitue par
des circuits logiques non re- presentes servant a former de tels
syndromes 50 a 55 satis- faisant aux equations precedentes (3) A (8)
Incidemment la sequence des combinaisons OU-Exclusif des differents
bits peut etre choisie librement C'est pourquoi, afin de deter- miner
les valeurs de combinaison OU-Exclusif des quatre bits B O a B 3 par
exemple, la sortie B O Bl est formee par le premier circuit de
combinaison OU-Exclusif et la sortie
B 2 G) B est formee par le second circuit OU-Exclusif de sor-
2 3 te que ces deux sorties ainsi formees peuvent etre envoyees au
troisieme circuit OU-Exclusif Comme cela ressort a l'evidence des
comparaisors mutuelles oureciproques des equa- tiors (3) A (8), les
valeurs de combinaison OU-Exclusif des bits B 14 A B 17 par exemple
aparaissent habituellement dans les equations (3) et (4) La valeur
OU-Exclusif des bits B 18 et B 19 apparait communement dans les
equations (3) et) Afin de reduire le nombre des circuits logiques
constituant le circuit dloperation logique ELG, on peut par consequent
former par avance, au moyen des circuits communs, la valeur de
combinaison OU-Exclusif repartie en- tre les equations respectives.
Les defauts, qui sont determines par avance dans le transistor MOSFET
de memoire, dans le transistor MOSEET de commutation et dans la ligne
de transmission de signaux devant etre selectionnee, et les defauts
substantiels, qui sont provoques pendant les operations du circuit
sous l'effet de modifications indesirables des conditions de
fonctionnement de ce circuit, entrainent des erreurs dans les donnees
lues qui doivent etre envoyees au circuit ECC.
Maintement on suppose que les cellules de memoi- re, dans lesquelles
les donnees d'enregistrement W doivent etre enregistrees, telles
qu'elles apparaissent dans le ta- bleau 2, sont selectionnees et que
les donnees lues R a cet instant provoquent des erreurs telles que
celles tabulees dans le tableau suivant 3 En d'autres termes on
suppose que le septieme bit B 7 des donnees lues R est modifie en
etant amene de la valeur " O " a la valeur " 1 ".
Tableau 3 (R)
B O Bl B 2 3 B 4 B 5 6 -7 8 B 9 B 10 Bi 1 B 12 B 13 B 14 B 15 B 16
2 1 1 1 110 11 l O O O 1 1 l and #x003C;.
17 18 19 20 B 21 I 22 I 23 I 24 5 X 26 27 28 29 30 31 i 1 0 O O t 1 1
r J O-J Ir t B 12 I 3 BP __i_ S -t_ OOO i i I circuit ECC calcule de
facon logique les syndromes S a 55 conformement aux equations(3) a (8)
lorsqu'il est alimente par ces donnees (R) Au cours des procedures de
calcul re- latives a la determination de ces syndromes 50 a 55 t le
septieme bit B 7 est utilise dans le fonctionnement ou 1 'ope- ration
logique en vue de determiner les syndromes 51 et 54 P comme cela
ressort du tableau 1 Il en resulte que le septie- me bit B 7 est amene
de la valeur "" a la valeur " 1 ", et que les syndromes 51 et 54
prennent respectivement la valeur " 1 " Il n'y a aucune erreur dans
les bits qui doivent etre introduits dans les procedures de calcul
visant a la deter- mination des autres syndromes S, 52 53 et 55 Par
conse- quent les syndromes 50, 52, 53 et 55 prennent respectivement la
valeur "o'.
Lorsque les donnees lues R tabulees dans le ta- bleau 3 sont
delivrees, de facon plus specifique les pro- fils binaires des
syndromes 55 a 50 produits par le circuit d'operation logique ELG sont
exprimes par " 010010 " Ce pro- fil binaire coincide avec ce profil
binaire des syndromes a 50 indiquant le septieme bit D 7 dans la
matrice de con- trole du tableau 1 De facon plus specifique, dans
cette ma- trice de controle, le profil binaire des syndromes 55 a 50
situ S sur la ligne du bit B 7 est exprime par " 010010 ", ce qui
coincide avec le profil binaire des syndromes 55 a 50 produits par le
circuit d'operation logique Ici les colon- nes vides de la matrice de
controle sont censees prendre la valeur " O ".
* Comme cela ressort du tableau 1, les signaux res- pectifs a 38 bits
sont regles avec l'ensemble des bits de controle Les bits de controle
positionnes pour un signal possedent un profil binaire correspondant
uniquement a ce signal. Par consequent la matrice de controle est
agencee de maniere a presenter la constitution telle que tabulee dans
le tableau 1, et le profil binaire, qui est constitue par les
syndromes 55 a 50 delivres par le circuit d'operations logi- ques ELG
represente sur la figure 5, correspond de facon bi- univoque aux
positions des bits de donnees d'erreurs des donnees lues R. Les
syndromes 50 a 55 produits par le circuit d' operation logique ELG
sont delivres soit directement soit par l'intermediaire d'inverseurs
au decodeur DCR.
Ce decodeur DCR est rendu actif de maniere a decoder les syndromes 50
a 55 afin deproduire ainsi les signaux decodes indicatifs des unites
d'erreurs Le deco- deur DCR est constitue par des portes ET G O A G 31
qui sont agenceesde maniere a correspondre de facon biunivoque aux
signaux de donnees a 32 bits, sans que ceci soit toutefois
particulierement limitatif Les entrees respectives des portes
associees ET Go a G 31 sont determinees de maniere a permettre la
detection des profils binaires differents.
Chacune des portes ET delivre le niveau " O ", a moins que les bits de
donnees, qui correspondent a celasoient er- rones, et le niveau " 1 "
si ces bits sont errones Par exem- ple la porte ET G O delivre le
signal de niveau " 1 " si le premier signal unitaire (ou le premier
bit) des signaux de donnees a 32 bits est errone, et sinon le signal a
niveau
On comme cela ressort de toutes les connexions represen- tees de la
matrice de controle du tableau 1.
Les signaux respectifs de circuit du decodeur DCR, c'est-a-dire les
signaux de sortie des portes ET G O A G 31 et les bits d'information B
O a B 31 des donnees lues R sont envoyes respectivement aux circuits
de combinaison OU-Ex- clusif EOR O A EOR 31 Ces circuits OU-Exclusif
EOR O A EOR 31 forment les donnees de sortie Do a D 31 ' dont les
erreurs sont corrigees et qui sont envoyees au multiplexeur MPXQ
represente sur la figure 1 S'il existe une erreur dans le septieme
signal de donnees represente dans le tableau 3 par exemple, le signal
de sortie de la porte ET G 6 prend par consequent la valeur "'l de
sorte que le septieme si gnal lu de facon erronee en tant que valeur "
1 " mentionnee ci-dessus est inverse ou complemente de la valeur " 1 "
a la valeur " O " par le circuit OU-Exclusif EOR 7 En d'autres ter-
mes le signal de donnees D 6 est corrige et prend la valeur correcte.
Par exemple le circuit ECC conforme a la presen- te forme de
realisation est valide de maniere a corriger l'erreur de 1 bit, mais
est invalide pour la correction de l'erreur de 2 bits ou d'un nombre
plus important de bits Dans le cas o l'on prevoit d'utiliser un tel
cir- cuit ECC de maniere qu'il puisse corriger l'erreur de 2 ou d'un
plus grand nombre de bits, la construction est complexe et le nombre
des elements est accru Dans ce cas en outre, les bits de parite
doivent etre accrus de facon notable.
La figure 6 represente une forme de realisation specifique de
l'interieur de circuit d'operation logique ELG et du circuit
OU-Exclusif devant etre utilise pour realiser la correction d'erreurs.
Le circuit OU-Exclusif est constitue par des transistors MOSFE'Z du
type a canal p Qpl a Qp 4 et par des transistors MOSFET a canal N Qnl
a Qn 4 Les transistors MOSFET Q Pl et Qp 2 et les transistors MOSFET
Qnl et Qn 2 sont respectivement montes en serie et les transistors
MOSFET Qp 3 et Qp 4 et les transistors MOSFET Qn 3 et Qn 4 sont de
facon analogue montes en serie Le noeud present entre les transistors
MOSFET Qp 2 et Qn 1 et le noeud pre- sent entre les transistors MOSFET
Qp 4 et Qn 3 sont raccor- des en commun de maniere a delivrer un
signal de sortie OUT Les grilles des transistors MOSFET Qni et Qn 2
sont alimentees respectivement par des signaux d'entree a et b, et les
grilles des transistors MOSFET Qn 3 et Qn 4 sont alimentees
respectivement par des signaux d'entree a et b.
D'autre part les grilles des transistors MOSFET Qpl et QP 4 sont
respectivement alimentees par les signaux d'entree a et b et les
grilles des transistors MOSFET Qp 2 et Qp 3 sont alimentees
respectivement par les signaux d' entree b et a.
Alors, lorsque les deux signaux d'entree a et b sont au niveau haut ("
1 "), les transistors MOSFET Qnl et
Qn 2 sont rendus conducteurs de maniere a modifier le si- gnal de
sortie OUT pour l'amener au niveau bas (" O ").
Lorsque les deux signaux d'entree a et b sont au niveau haut, au
contraire les transistors MOSFET Q 3 et Qn 4 sont rendus conducteur de
maniere a modifier de facon analogue le signal de sortie OUT pour
l'amener au niveau bas - En outre, lorsque le signal d'entree a (ou a)
et au niveau bas et que le signal d'entree b (ou b) est au niveau bas,
le transistor MOSFET Qp 3 (ou Q Pl) et le transistor MOSFET Qp 4 (ou
Qp 2) sont rendus conducteurs de maniere a elever le signal de sortie
OUT pour l'ame- ner au niveau haut Lorsque les niveaux des signaux d'
entree a et b sont ainsi rendus coincidants, le signal de sortie OUT
est modifie en etant amene au niveau bas.
Au contraire, en cas d'incompatibilite le signal de sor- tie OUT est
releve au niveau haut.
Le circuit OU-Exclusif represente possede un petit nombre (par exemple
8) d'elements et n'autorise le passage d'aucun courant entre la
tension Vcc de la source d'alimentation en energie et le potentiel de
la masse, de sorte qu'il peut presenter comme avantage le fait que sa
consommation d'energie est relativement fai- ble. Le circuit
d'operation logique ELG du circuit ECC effectue, en son interieur, les
operations logiques telles que celles exprimees par les equations
logiques precedentes (3) A (8) de maniere a former les syndromes
SO A 55, comme cela a ete decrit precedemment En d'au- tres termes un
certain nombre d'operations de combinaisons OU-Exclusif sont
effectuees dans le circuit d'operation logique.
En utilisant le circuit OU-Exclusif represente sur la figure 6 en tant
que circuit logique constitutif du circuit d'operation logique ELG, il
devient possible de realiser le circuit de fonctionnement logique avec
un nombre relativement faible d'elements et de reduire la consommation
d'energie a l'anenant a un niveau relati- vement bas.
Comme cela a ete decrit en reference a la figu- re 2, les donnees lues
a partir des bornes d'entree et de sortie de gauche des amplificateurs
de detection respec- tifs deviennent en outre toujours un signal de
sortie a phase positive D' n, tandis que les donnees lues hors des
bornes d'entree et de sortie de droite deviennent tou- jours un signal
de sortie a phase negative Fr-, etant donne que l'information inversee
est enregistree dans les reseaux de memoire de droite M-ARY 3 et M-ARY
4 Par conse- quent les donnees lues hors des amplificateurs de detec-
tion peuvent etre envoyees telles quelles aux circuits OU-Exclusif
situes dans le circuit d'operation logique ELG, si bien que ce circuit
ELG peut etre simplifie de facon supplementaire.
Dans le circuit conforme a la presente forme de realisation, comme
cela a ete decrit precedement, l'infor- mation respective des signaux
de parite constituant un en- semble des donnees, est extraite des
groupes respectifs de memoire dont chacun est constitue de 32 cellules
de me- moire and #x003C;c'est-a-dire des transistors MOSFET de
memoire).
Chacun des groupes de cellules de memoire est constitue de 32
transistors MOSFET de memoire dont les grilles respectives sont
accouplees a une ligne de trans- mission de mots et dont les drains et
les sources sont branches en serie, comme cela ressort de la figure 2.
Les transistors MOSFET de memoire sont selectionnes un par un a partir
des groupes respectifs de cellules de me- moires en reponse aux
signaux decodes envoyes par le de- codeur des X X-DCR 1 ou X-DCR 2 et
aux signaux decodes en- voyes a partir du decodeur des Y Y-DCR 1 Dans
ce cas les ordres pu positions des groupes respectifs de cellules de
memoire formees des transistors MOSFET de memoire devant etre
selectionnes sont identiques les uns aux autres En d'autres termes la
pluralite de signaux constituant un en- semble de donnees est lue hors
des transistors de memoire MOSFET qui sont situes a des distances de
32 transistors et qui sont accouples a une ligne de transmission de
mots.
Dans la memoire de grande capacite du type a cir- cuit integre
monolithique, d'une maniere generale un defaut est susceptible de se
produire simultanement dans l'ensem- ble de cellules de memoires qui
sont voisines les unes des autres Le defaut est provoque par des
imperfections qui sont inevitables par exemple dans la technique de
fabri- cation des circuits integres Les pellicules formant mas- ques,
qui sont constituees par une resine photosensible permettant une
realisation avec attaque chimique selec- tive de pellicules ou films
isolants et/ou conducteurs par exemple ne sont pas toujours realisees
avec une qua- lite satisfaisante etant donne qu'ils sont affectes de
facon nuisible par des heterogeneites de leur materiau constitutif ou
bien par des poussieres non negligeables.
Si des defauts tels que des rugosites ou des tetes d'epin- gles
indesirablessont presents dans la configuration de la pellicule
formant masque traitea,ces defauts sont trans- feres aux pellicules
isolantes ou conductrices devant etre elaborees par cette pellicule
formant masque Si cet- te derniere doit etre utilisee pour
l'implantation d'ions d'une impurete, ces derniers peuvent etre
introduits dans la partie indesirable de la surface du substrat
semiconduc- teur ou bien peuvent ne pas etre introduits dans la partie
desiree Le substrat semiconducteur devant etre utilise a proprement
parlerpresente un tel defaut, par exemple un de- faut cristallin qui
deteriore les caracteristiques des ele- ments semiconducteurs devant
etre formes a la surface de ce substrat. Dans la memoire de grande
capacite, les elements semiconducteurs et les couches de cablage sont
agences de maniere a avoir des dimensions reduites de maniere a garan-
tir une autre densite d'integration Il en resulte que plu- sieurs
elements de circuit sont susceptibles d'etre inclus dans la zone ou la
surface d'un defaut.
Pour la memoire du type a masques representee sur les figures 2 A a 2
C, il est possible de commuter les transistors MOSFET formant
commutateurade colonnes S et ao Sal par exemple en reponse au signal
commun decode C O et d'envoyer les signaux de sortie des transistors
MOSFET formant commutateurs de colonnes S O et Sal aux differents
amplificateurs de detection Dans ce cas les elements de l'information
des transistors MOSFET de memoire M O et M 1 par exemple peuvent etre
extraits simultanement par accrois- sement des potentiels de la ligne
de transmission de mots W O et des signaux decodes C 0 et C 01 amenant
ces derniers au niveau haut Mais dans ce cas les transistors MOSFET de
memoire voisins les uns des autres sont selectionnes.
Par consequent il est possible que les elements d'informa- tion de 2
ou d'un plus grand nombre de bits simultanement extraits deviennent
erranes Si ces deux bits doivent etre cor- riges dans le circuit ECC,
comme cela a ete decrit precedem- ment, il peut etre necessaire
d'utiliser des bits de pari- te Par exemple dans le cas du circuit ECC
possedant une capacite de correction de 2 bits, le nombre des bits de
parite est fortement accru a une valeur double Par conse- quent ceci
n'est pas utilisable dans la pratique etant don- ne que la capacite
substantielle de memorisation des donnees est notablement reduite de
facon correspondante.
Conformement a la presente invention, un groupe de donnees devant etre
envoyees au circuit ECC est cons- titue par les signaux qui sont lus
hors dudit ensemble de cellules de memoire formees dans des positions
dispersees sur la microplaquette a semiconducteurs.
La forme de realisation representee sur les fi- gures 2 A a 2 C va
etre decrite ci-apres a titre d'exemple.
Les cellules de memoiresvoisines (c'est-a-dire les tran- sistors
MOSFET de memoires), par exemple les transistors
MOSFET Mo et Mi, ne sontpas selectionnes de facon simul- tanee Il en
resulte que les transistors MOSFET respectifs formant commutateurs de
colonnes sont commutes en reponse aux differents signaux decodes et il
n'est possible d'ex- traire en permanence rien d'autre que
l'information de 1 bit: Il en resulte que de tels groupes sont formes
selon une certaine pluralite et il est possible d'extraite simul-
tanement l'information de plusieurs bits Etant donne que les groupes
sont agences de maniere a presenter des cons- titutions similaires, on
forme toujours, entre deux tran- sistors MOSFET de memoire devant etre
selectionnes, un nombre de transistors MOSFET de memoire pouvant
constituer un cote d'un groupe Par consequent la distance entre les
transistors MOSFET de memoire devant etre selectionnes est
dimensionnee de maniere a posseder une valeur relativement importante
En d'autres termes les differents bits consti- tuant les donnees
envoyees au circuit ECC sont extraits des transistors MOSFET de
mhemoire qui sont formes dans des positions dispersees dans la
microplaquette Les dif- ferentes cellules defectueuses formees selon
une disposi- tion concentree sont dispersees a l'interieur de
plusieurs groupes de donnees C'est pourquoi les bits d'erreurs in-
clus dans un groupe de donnees peuvent etre reduits a en- viron l bit
au maximum Ainsi, meme le circuit ECC posse- dant une faible aptitude
a corriger les erreurs (par exem- ple aptitude de correction d'l bit)
peut corriger le bit d'erreur Il en resulte que le rendement de
fabrication de la memoire a semiconducteurs peut etre fortement
ameliore.
Dans la memoire a semiconducteurs selon la forme de realisatiai
representee sur les figures 2 A a 2 C, un nom- bre desire de
transistors MOSFET de memoire sont selection- nes parmi la pluralite
des transistors MOSFET de memoire (c'est-a-dire les cellules de
memoire) accouples a une ligne de transmission de mots de sorte qu'un
nombre neces- saire de bits peut etre envoye au circuit ECC au moyen
de la simple operation d'adressage Ainsi l'information peut etre lue a
une vitesse relativement elevee.
Conformement a la presente invention, on peut utiliser le circuit
ECCpossedant une faible capacite de correction comme indique ci-dessus
de maniere a simpli- fier l'agencement de son circuit et a reduire le
nombre des bits de parite Il en resulte qu'il est possible d'ac-
croitre la capacite substantielle de stockage des donnees.
La presente invention n'est pas censee etre limitee aux formes de
realisation que l'on vient de de- crire.
Dans le circuit de la forme de realisation, re- presenteesur les
figures 2 A a 2 C par exemple, des transis- tors MOSFET constituant
les cellules fictives, les tran- sistors MOSFET Qdl et Qd 2 peuvent
etre remplaces par un seul transistor MOSFET qui est agence de maniere
a posse- der une conductance egale a la conductance composite de ces
transistors MOSFET En outre, dans le cas o un ac- croissement de la
consommation d'energie est autorise, on peut supprimer le transistor
MOSFET Qs En outre egale- ment le transistor'MOSFET Q 5 peut etre
supprime moyennant l'application d'un signal tel que le signal
d'adressage a 9 a l'un des transistors MOSFET Qdl et Qd 2 ' et un
signal tel que le signal decode C 0 a l'autre desdits transistors Dans
cette variant Ede realisation, il n'y a aucun accroissement de la
consommation d'energie En outre l'information devant etre enregistree
dans les reseaux de memoire M-ARY 3 et M-ARY 4 ne peut pas etre
inversee Dans cette variante de realisation cependant, il est
necessaire de modifier de facon correspondante le circuit ECC
Naturellement ce cir- cuit ECC peut ne pas etre un circuit tel que
represente sur la figure 5.
La presente invention peut etre appliquee non seulement a une memoire
ROM a masques du type vertical mais une memoire ROM programmable (par
exemple EPROM ou EAROM) en plus de la memoire a masques de type
vertical du type mentionnee ci-dessus, mais egalement a une memoire a
ac- ces direct ou aleatoire (c'est-a-dire une memoire RAM).
En outre l'agencement de la cellule de memoire, dans la- quelle
plusieurs bits (incluant des bits de parite) peu- vent etre memorises,
constituant un ensemble de donnees peut etre tel que les cellules de
memoire soient separees de facon alternee par au moins l'une d'elles.
Claims
_________________________________________________________________
REVENDICATIONS
1 Memoire a semiconducteurs, caracterisee en ce qu'elle comporte
plusieurs cellules de memoire (M,) dis- posees sous la forme d'une
matrice dans une microplaquette a semiconducteurs (IC), en vue de la
memorisation d'un en- semble de donnees comportant des bits de
controle, et un cir- cuit de selection (MPX 1 A MPX 4) servant a
selectionner celles dudit ensemble de cellules de memoire, qui sont
groupees dans un ensembleeenreponse a des signaux d'adresses, chaque
ensem- ble de donnees etant memorise dans les differentes cellules de
memoire, qui sont espacees les unes des autres de plus d'une desdites
cellules de memoire.
2 Memoire a semiconducteurs selon la revendica- tion 1, caracterisee
en ce qu'elle comporte un circuit (ECC) a code de correction d'erreurs
forme dans la microplaquette a semiconducteurs (IC) et apte a etre
alimente par un ensem- ble de donnees qui sont lues hors des cellules
de memoire (M,) selectionnees.
3 Memoire a semiconducteurs selon la revendica- tion 2, caracterisee
en ce que chacune des cellules de me- moire (Mo,) est constituee par
une cellule de memoire morte. o
4 Memoire a semiconducteurs selon la revendication 2, caracterisees en
ce qu'elle comporte en outre un circuit de transfert (MPX 0)
permettant de realiser le transfert se- quentiel des donnees, dont les
erreurs sont connues et qui sont envoyees par ledit circuit a code de
correction d'er- reurs (ECC).
? ?
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