close

Вход

Забыли?

вход по аккаунту

?

Методы разработки архитектуры и ускоренного моделирования полностью программируемых низкоплотностных декодеров с использованием массивно-параллельных вычислений

код для вставкиСкачать
На правах рукописи
БАШКИРОВ Алексей Викторович
МЕТОДЫ РАЗРАБОТКИ АРХИТЕКТУРЫ И УСКОРЕННОГО
МОДЕЛИРОВАНИЯ ПОЛНОСТЬЮ ПРОГРАММИРУЕМЫХ
НИЗКОПЛОТНОСТНЫХ ДЕКОДЕРОВ С ИСПОЛЬЗОВАНИЕМ
МАССИВНО-ПАРАЛЛЕЛЬНЫХ ВЫЧИСЛЕНИЙ
Специальность 05.12.04 – Радиотехника, в том числе системы
и устройства телевидения
АВТОРЕФЕРАТ
диссертации на соискание ученой степени
доктора технических наук
Воронеж – 2018
Работа выполнена в ФГБОУ ВО «Воронежский государственный
технический университет»
Научный консультант:
доктор технических наук, профессор
Толстых Николай Николаевич
Официальные оппоненты:
Овечкин Геннадий Владимирович,
доктор технических наук, доцент,
ФГБОУ ВО «Рязанский государственный
радиотехнический университет»,
профессор кафедры «Вычислительная и
прикладная математика»;
Полушин Петр Алексеевич,
доктор технических наук, профессор,
ФГБОУ ВО «Владимирский
государственный университет имени
Александра Григорьевича и Николая
Григорьевича Столетовых», профессор
кафедры «Радиотехника и радиосистемы»;
Шерстюков Сергей Анатольевич,
доктор технических наук, доцент,
ФГКОУ ВО «Воронежский институт МВД
России», профессор кафедры
«Инфокоммуникационные системы и
технологии».
Ведущая организация:
ФГБОУ ВО «Ульяновский государственный
технический университет»
Защита состоится «29» июня 2018 г. в 14.00 часов на заседании
диссертационного совета Д 212.037.12, созданного на базе ФГБОУ ВО
«Воронежский государственный технический университет», по адресу: 394026,
г. Воронеж, Московский просп., 14.
С диссертацией можно ознакомиться в научно-технической библиотеке
и на официальном сайте ФГБОУ ВО «Воронежский государственный
технический университет» www.cchgeu.ru/.
Автореферат разослан «16» апреля 2018 г.
Ученый секретарь
диссертационного совета,
канд. техн. наук
Федоров Сергей Михайлович
ОБЩАЯ ХАРАКТЕРИСТИКА РАБОТЫ
Актуальность темы исследования. В настоящее время наблюдается
бурный рост и развитие систем передачи данных с лавинообразным увеличением объема передаваемой и принимаемой информации. Развитие спутникового
вещания и телефонии, наземного телевизионного и мобильного вещания, кабельных, локальных и городских сетей (LAN/MAN) и др. невозможно без развития средств помехоустойчивого кодирования как на уровне алгоритмизации,
так и на аппаратном уровне. Скорость и объем передачи данных через вышеуказанные радиоэлектронные сети растет почти по экспоненциальной зависимости, как и зашумленность частотного диапазона, что приводит к новым, все
более жестким требованиям к надежности передачи данных. Одним из главных
методов защиты передаваемой информации от искажения и потерь является
помехоустойчивое кодирование. Кодеры и декодеры – это, бесспорно, наиважнейшая часть архитектуры построения любых линий цифровой передачи данных с особыми требованиями к надежности исправления ошибок.
При проектировании радиотехнической системы, надежно защищенной
от помех, перед разработчиками стоит проблема выбора помехоустойчивого
корректирующего кодека, при этом необходимо учитывать множество ограничений на системном и аппаратном уровне и требований стандартов передачи
данных. Поиск оптимального варианта требует многократного и ресурсоемкого
моделирования кодеков с помощью высокопроизводительных ЭВМ. Применение кодеков, построенных на известных, зачастую устаревших алгоритмах, не
может обеспечить требуемой надежности передачи возрастающего потока данных и требований к сокращению временных и аппаратных затрат моделирования при разработке современных радиотехнических систем. Вышеизложенная
проблема порождается большой вычислительной сложностью надежных, современных алгоритмов, способных обеспечивать требуемую вероятность
ошибки при декодировании огромных потоков информации. Процесс верификации работы кодеков стандартными средствами, входящими в состав современных программных комплексов, занимает значительную часть процесса проектирования и не всегда обеспечивает нахождение всех ошибок RTL-модели
будущего устройства, в нашем случае декодера, что требует поиска усовершенствований.
Декодеры для корректирующих кодов с малой плотностью проверок на
четность (LDPC) стали в последнее десятилетие популярными в системах связи,
благодаря их высокой производительности и возможности параллельной
аппаратной реализации. Программируемые логические интегральные схемы
(ПЛИС) идеально подходят для мелкосерийного выпуска LDPC-декодеров
благодаря возможности их перепрограммирования. Это делает применение ПЛИС
экономически более эффективным, чем применение специализированных
интегральных схем. В последние годы опубликовано большое число научных
работ, посвященных этой проблематике, которые существенно различаются с
точки зрения выбора способа реализации архитектуры декодера и критериев
оценки производительности. Это затрудняет их сравнение, анализ и оценку
пригодности для внедрения в той или иной системе связи, поэтому необходимо
провести всесторонний анализ существующей предметной области с выработкой рекомендаций, методов и средств по улучшению качества моделирования и
проектирования архитектуры и аппаратной реализации LDPC-декодеров на базе
ПЛИС.
В свете всего вышесказанного, проблема разработки новых методов и
средств, обеспечивающих повышение качества моделирования помехоустойчивых кодеков и реализации их на ПЛИС с возможностью обеспечения декодирования произвольного LDPC-кода, является актуальной.
Мировая практика построения таких систем подразумевает распараллеливание процедур вычислений, а следовательно, требует применения гетерогенных вычислений с задействованием графических процессоров (ГП). В стандартных же средствах моделирования ГП или GPU (Graphics Processing Unit)
для исследования современных низкоплотностных кодеков не задействуется, а
загружается исключительно ЦП (центральный процессор) или (CPU – Central
Processing Unit). Высокая производительность ГП по сравнению с ЦП при решении этой задачи достигается за счет использования массивно-параллельной
архитектуры ГП. Такой подход позволяет при разработке и моделировании помехоустойчивых радиотехнических систем существенно сократить временные
затраты на моделирование при сохранении его точности (т.е. при заданной вероятности ошибки, полноты верификации и др.).
При оценке степени научной разработанности темы следует иметь в
виду, что методика помехоустойчивого кодирования, в том числе с использованием низкоплотностных кодов, является глубоко проработанной не только зарубежными, но и отечественными учеными и специалистами и, в частности, детально представлена в работах Овечкина Г.В., Золотарёва В.В., Зяблова В.В., Р.
Морелоса-Сарагосы, Д. Маккея. Работы ученых Борисова Ю.П., Комашницкого
В.И., Голяницкого И.А., Хорафас Д.Н. посвящены вопросам математического
моделирования структурных частей радиотехнических средств, а труды Быкова
В.В., Васильева К.К., Поляка Ю.Г. и Нила Р. посвящены практическому имитационному моделированию на ЭВМ.
Однако следует отметить лишь поверхностное упоминание о применении
метода распараллеливания при решении задач моделирования LDPC-кодеков в
части работ зарубежных авторов, а именно Chang C., Cavallaro J.R., Wang G.,
Falcao G., Wu Q., Kang S. Причем в этих известных исследованиях делается акцент на моделировании в гетерогенных системах уже давно известных помехоустойчивых кодов, применительно к устаревшим стандартам передачи данных.
Вопросы моделирования кодеков, взаимосвязи модели с особенностью реализации ее в гетерогенной системе в литературе практически не рассматриваются
или рассматриваются поверхностно, а приводимых данных недостаточно для
их применения в решении конкретных практических задач. Не существует также общей практики создания на ПЛИС гибкой (перепрограммируемой) архитектуры LDPC-декодера, способного декодировать произвольный низкоплотностный код, а проверка приведенных в работах зарубежных авторов результатов
моделирования LDPC-кодеков в гетерогенных системах крайне затруднительна
2
в связи с высокими аппаратными требованиями и применением программноаппаратной архитектуры CUDA (Compute Unified Device Architecture) (Kang S.,
Cheng S., Falcao G., Wang G.). В связи с изложенным выше, степень проработанности данной научно-практической области следует признать явно недостаточной.
Работа была выполнена в рамках одного из основных научных направлений ФГБОУ ВО «Воронежский государственный технический университет»
«Перспективные радиоэлектронные и лазерные устройства и системы передачи,
приема, обработки и защиты информации» и ГБ НИР 2013.17 «Исследование и
разработка методов оптимального проектирования устройств и комплексов радиоэлектронных средств».
Цель и задачи исследования. Целью диссертационного исследования
являлась разработка методов, алгоритмов и средств ускоренного проектирования различных низкоплотностных декодеров, применяемых в радиотехнических средствах, работающих во всевозможных стандартах связи.
Для достижения поставленной цели решались следующие задачи:
1. Анализ известных методов эмпирического исследования параметров и
характеристик LDPC-кодов и поиск возможных путей оптимизации работы известных алгоритмов низкоплотностного кодирования и декодирования с точки
зрения их моделирования в массивно-параллельных гетерогенных вычислительных системах;
2. Анализ современных LDPC-декодеров, реализуемых на основе ПЛИС,
пригодных для работы во всех современных и вновь разрабатываемых стандартах связи, и особенностей построения оптимальной архитектуры таких декодеров. Разработка рекомендаций для разработчиков по использованию архитектуры ПЛИС для построения программируемых декодеров;
3. Формирование математических моделей, позволяющих реализовывать
алгоритмы декодирования LDPC-кодов при моделировании декодеров в гетерогенных массивно-параллельных вычислительных системах;
4. Разработка новой методики моделирования помех, соответствующей
реальным воздействиям источников искажений на передаваемую информацию,
пригодной для использования на уровне отдельных процессорных элементов
ГП и отвечающей требованиям к организации массивно-параллельных вычислений;
5. Разработка методики моделирования низкоплотностных кодеков, ориентированной на массивно-параллельные вычисления, учитывающей особенности выбранной аппаратной платформы реализации и позволяющей обеспечить
более высокую производительность вычислений в сравнении с известными;
6. Реализация моделей и алгоритмов функционирования полностью программируемого параллельного LDPC-декодера на ПЛИС;
7. Выбор перестановочной сети, позволяющей организовать оптимальное
обращение к памяти, используемой для хранения матрицы проверки на четность, данных работы декодера, внешней памяти. Сравнение сложности реализации различных перестановочных сетей при построении архитектуры гибкого
LDPC-декодера на ПЛИС;
3
8. Численная оценка аппаратной сложности реализации архитектуры
LDPC-декодера с точки зрения общего количества базовых логических элементов, блоков памяти и количества цифровых сигнальных процессоров DSP48;
9. Оценка временного выигрыша, получаемого от предложенного в работе метода массивно-параллельных вычислений по сравнению с общепринятым
подходом при помощи имитационного моделирования с использованием разработанных программных средств;
10. Разработка архитектуры полностью программируемого декодера для
однофазной передачи сообщений и многоуровневого декодирования, позволяющего декодировать произвольные LDPC-коды с использованием оптимального алгоритма управления декодером и его памятью.
Научная новизна результатов исследования. В работе были получены
следующие теоретические и практические результаты, которые характеризуются научной новизной:
1. Архитектура декодера, реализованного по алгоритму распространения
доверия, оптимизированная для моделирования в массивно-параллельных вычислителях с использованием графического процессора, позволяющая повысить производительность расчетов за счет применения схем параллельных вычислений.
2. Методика генерирования помех, реализованная на системном уровне
графического процессора, применяемая для исследования параметров и характеристик низкоплотностных кодеков с применением массивно-параллельных
вычислений, отличающаяся процедурой инициализации потоковых генераторов
псевдослучайных чисел (ГПСЧ) при снижении числа итеративных обращений к
внешнему регистру состояний, что обеспечивает более высокую производительность.
3. Методика моделирования LDPC-декодера в гетерогенной (однопроцессорной) системе, позволяющая предварительно оценить производительность
вычислений на центральном и графическом процессорах и увеличить производительность расчетов благодаря перераспределению потоков вычислений и отведению их части с графического на центральный процессор.
4. Архитектура полностью программируемого LDPC-декодера со специализированной возможностью реализации на ПЛИС, отличающаяся уменьшением сложности обращения к памяти, в сравнении с другими известными архитектурами, что достигается за счет применения двухпортовой памяти вместо
однопортовой и применения перестановочной сети Бенеша, не используемой в
известных из открытых источников программируемых декодерах.
5. Полностью программируемая параллельная архитектура LDPCдекодера с уменьшением сложности реализации, что достигнуто за счет уменьшения количества требуемых блоков памяти (p вместо 3р), сокращения числа
перестановочных связей с четырех до двух и отказа от использования в схеме
мультиплексоров.
6. Полностью программируемая архитектура декодера, способная декодировать произвольные LDPC-коды, отличающаяся высокой пропускной способностью, не имеющая проблем доступа к памяти, а также поддерживающая
4
произвольный набор LDPC-кодов со структурированной или случайной матрицей проверки на четность.
Теоретическая значимость работы заключается в постановке проблемы
моделирования низкоплотностных кодеков, применяемых в современных помехоустойчивых радиотехнических системах связи, при разработке моделей и алгоритмов, позволяющих реализовывать алгоритмы декодирования низкоплотностных кодов в гетерогенных массивно-параллельных вычислительных системах, при реализации на ПЛИС программируемого параллельного LDPCдекодера, способного декодировать произвольный низкоплотностный код. Теоретическая значимость исследования подтверждается применением полученных результатов при выполнении научно-исследовательских работ, в рамках ГБ
НИР 2013.17 «Исследование и разработка методов оптимального проектирования устройств и комплексов радиоэлектронных средств». Полученные теоретические сведения используются в процессе преподавания дисциплин, читаемых
в ФГБОУ ВО «Воронежский государственный технический университет» для
бакалавров направлений 11.03.03 «Конструирование и технология электронных
средств» (профиль «Проектирование и технология радиоэлектронных
средств»), 12.03.01 «Приборостроение» (профиль «Приборостроение») и
11.04.03 «Конструирование и технология электронных средств» (магистерская
программа «Автоматизированное проектирование и технология радиоэлектронных средств специального назначения»).
Практическая значимость полученных в диссертационном исследовании
результатов состоит в разработанных методиках и архитектурных решениях,
которые позволили значительно сократить время на моделирование низкоплотностных декодеров, а также получить универсальные архитектуры программируемых LDPC-декодеров, оптимально подходящие для реализации на ПЛИС.
Предложенные технические решения использованы в ряде проектных и
производственных задач, а также в работах по определению направлений и путей совершенствования радиоприемных и радиопередающих средств, при
обосновании тактико-технических требований к радиоэлектронным изделиям
на ведущих предприятиях радиотехнического комплекса Воронежской области
и г. Москвы, а именно: АО «Концерн «Созвездие» (г. Воронеж), ОАО «Электросигнал» (г. Воронеж), АО «НВП «ПРОТЕК» (г. Воронеж), АО «ИРКОС» (г.
Москва), АО «Воронежское центральное конструкторское бюро «Полюс» (г.
Воронеж). На полученный в работе способ организации массивнопараллельных вычислений при моделировании помехоустойчивых низкоплотностных кодеков в радиотехнических системах получен патент на изобретение
№ RU 2604985, зарегистрированный Федеральной службой по интеллектуальной собственности 20.12.2016.
Методология и методы исследования. Исследования основаны на применении методов теории систем передачи информации, элементов теории обработки и моделирования цифрового сигнала, теории вероятностей и математической статистики, методов массивно-параллельных вычислений на ЭВМ, теории
арифметики чисел с плавающей точкой, элементов теории верификации и программирования на языке С++.
5
Положения, выносимые на защиту:
1. Архитектура декодера низкоплотностного кода (N,J,K), функционирующего по алгоритму распространения доверия, которая реализуется с применением массивно-параллельных вычислений на графическом процессоре по модифицированной схеме, отличием которой является применение дополнительных процессорных элементов (N×J). Проведенные эмпирические изыскания
показали получение выигрыша в производительности вычислений в среднем в
1,87 раза, в сравнении с традиционной архитектурой для кодов
(96,3,6)…(9972,3,6).
2. Методика моделирования помех, реализованная на уровне отдельных
элементов графического процессора, которая ограничивает коммуникационные
взаимодействия уровней центральный процессор – графический процессор и
позволяет повысить производительность вычислений за счет сокращения обращений к внешнему регистру состояний генератора помех. Проводимые в ходе
диссертационной работы эмпирические исследования показали выигрыш производительности на 27% в сравнении со стандартной организацией вычислений.
3. Разработанная методика ускоренных вычислений, производимых на
графическом процессоре при моделировании низкоплотностных кодеков, позволяющая минимизировать влияние на них низкой пропускной способности
интегрированной в ГП памяти, отличающаяся минимизацией обращений в момент вычисления к этим областям памяти и использованием процедур кэширования. Прирост производительности, оцененный эмпирическим путем, для кодов 90<N<10000 составил 11%.
4. Модификация общепринятой модели гетерогенных вычислений, проводимых при моделировании низкоплотностных кодеков, обеспечивающая повышение производительности расчетов за счет распараллеливания и отведения
потока вычислений на центральный процессор, который в общепринятой системе не задействуется. Такой подход показал выигрыш в 41% для длин кода
90<N<273 и 21% для 273<N<3000.
5. Получаемые эмпирическим путем результаты моделирования низкоплотностных кодеков полностью соответствуют известным, приведенным, в частности, в работах Р. Морелос-Сарагоса. При этом получен выигрыш в производительности предложенных гетерогенных вычислений в сравнении с общепринятыми при моделировании кодов (96,3,6)…(9972,3,6) в среднем в 1,1-5,3
раза для декодера, работающего по алгоритму с инвертированием бита, и в 6,4
раза – для декодера, работающего по алгоритму распространения доверия.
6. Разработанная упрощенная архитектура LDPC-декодера, реализуемого на ПЛИС, с уменьшением сложности обращений к памяти, что достигнуто
благодаря применению перестановочной сети Бенеша и двухпортовой памяти.
Упрощение архитектуры и ее эффективность были подтверждены сравнением
разработанной архитектуры с известными по всем значимым параметрам и
проведением моделирования для набора LDPC-кодов разной длины.
7. Синтезированная архитектура LDPC-декодера, способная работать с
произвольным низкоплотностным кодом, что подтверждается имитационным
6
моделированием набора структурированных и неструктурированных кодов с
измерением скорости возникновения битовых ошибок при их декодировании.
Степень достоверности и апробация результатов. Достоверность результатов подтверждается применением общепринятых стандартных методик и
известных моделей для исследования показателей декодеров, работающих с
LDPC-кодами, известных методов проверки статистической достоверности получаемых в процессе исследований результатов, сопоставлением полученных
результатов эмпирических исследований с известными данными отечественных
и зарубежных авторов. Основные положения и результаты диссертационной
работы докладывались и обсуждались на следующих конференциях, совещаниях и семинарах: на Всероссийских научно-технических конференциях «Современные проблемы радиоэлектроники» (Красноярск, 2006, 2010-2016); Международных симпозиумах «Надежность и качество» (Пенза, 2011-2017); XVIII
Международной научно-технической конференции «Радиолокация, навигация,
связь – RLNC 2012» (Воронеж); Международной научно-практической конференции «Охрана, безопасность, связь – 2013» (Воронеж, 2013); 18-й Международной научно-технической конференции «Проблемы передачи и обработки
информации в сетях и системах телекоммуникации» (Рязань, 2015); Международной конференции Российской научной школы и Форумов «Системные проблемы надежности, качества, компьютерного моделирования, информационных
и электронных технологий в инновационных проектах (Инноватика)» (Сочи,
2005, 2006-2014); Международной конференции «International Conference on
Recent Advances in Engineering, Technology and Applied Sciences» (USA, Detroit
2017).
По результатам работы получен патент на изобретение № RU 2604985,
зарегистрированный Федеральной службой по интеллектуальной собственности 20.12.2016, и зарегистрировано программное средство в государственном
информационном фонде неопубликованных документов ФГАНУ «ЦИТиС»
№50201450816 от 04.12.2014.
Публикации. По теме диссертационного исследования опубликовано в
общей сложности 75 печатных работ, в том числе 37 – в изданиях, рекомендованных ВАК РФ, 2 статьи в журналах, входящих в SCOPUS, в 2014 и в 2016 годах опубликованы 2 монографии.
Структура и объем работы. Диссертационная работа состоит из введения, шести глав, заключения, списка литературы, включающего 254 наименования. Основная часть работы изложена на 259 страницах, содержит 75 рисунков и 13 таблиц.
ОСНОВНОЕ СОДЕРЖАНИЕ РАБОТЫ
Во введении обоснована актуальность темы диссертации, сформулированы цель и задачи исследования, предложены и обоснованы пути решения поставленных задач, приведено краткое описание работы, изложены основные
научные положения и результаты, выносимые на защиту.
7
В первой главе диссертационного исследования проведен анализ положений теории кодирования в целом и преимуществ низкоплотностных кодеков
в частности. Рассмотрено место низкоплотностного помехоустойчивого кодирования в радиотехнических комплексах передачи информации, проведена
классификация помехоустойчивых кодов с рассмотрением их свойств, применимости, преимуществ и недостатков, а также перспектив развития в дальнейшем в разных стандартах радиосвязи.
Благодаря своей энергоэффективности низкоплотностные коды нашли в
современной аппаратуре очень широкое применение. В первой главе приведен
список международных технических стандартов в области радиотехники и электроники, которые рекомендуют применение именно низкоплотностных кодов.
Далее подробно рассматриваются алгоритмы декодирования низкоплотностных кодов с малой плотностью проверок на четность, нашедшие наибольшее распространение в современных стандартах радиосвязи, подходящие для
программной реализации и эмпирического моделирования, а именно:
- алгоритм BF (Bit Flip) с инвертированием бита (с жесткими решениями);
- логарифмическая версия алгоритма BP (logBP);
- алгоритм BP (Belief Propagation) распространения доверия (с мягкими
решениями).
Эмпирически оценена эффективность применения данных алгоритмов
для декодирования низкоплотностных кодов разной длины.
Сделан вывод о целесообразности применения массивно-параллельных
вычислений с использованием ГП графического ускорителя при декодировании
на основе проведенного анализа алгоритмов декодирования, используемых в
низкоплотностных кодеках. При этом кроме центрального процессора задействуется и графический процессор в качестве дополнительной вычислительной
мощности, что дает основание считать такую вычислительную систему – гетерогенной. Она дает значительный рост производительности вычислений, зависящий от длины кода N и вида низкоплотностного алгоритма.
Применительно к оптимизации системы организации помехоустойчивого
кодирования на начальном этапе проектирования радиоэлектронного комплекса
рассматривается проблема моделирования LDPC-кодеков. Анализ показывает,
что универсальные математические средства (такие как пакет MATLAB) малопригодны для решения подобных задач по целому ряду причин. Они:
1) недостаточно оптимизированы для решения специфических задач и
существенно уступают пользовательской реализации в производительности;
2) не позволяют (совсем либо с существенными издержками) использовать фрагменты кода программ моделирования или всего кода в целом (программно-аппаратная архитектура CUDA не поддерживает рекурсии и имеет ряд
других ограничений);
3) весьма дороги, что существенно затрудняет их практическое использование для решения представленных в диссертации проблем.
8
Показана перспективность применения массивно-параллельных гетерогенных вычислительных систем для решения проблем моделирования низкоплотностных кодеков.
Проведен обзор современных LDPC-декодеров, реализуемых на основе
ПЛИС, с рассмотрением их параметров и характеристик. Анализ ПЛИС, разрабатываемых ведущими производителями (компаниями Xilinx и Altera), показал
ряд их сходств и различий. Предложен метод примерной оценки структуры
ПЛИС, основанный на анализе фундаментальных строительных блоков, а
именно 4LUT и FF. Предложена схема проектирования декодеров, созданная с
учетом анализа большого числа характеристик и параметров LDPC-декодеров,
реализуемых на ПЛИС, с практическими рекомендациями для разработчиков на
каждом этапе проектирования (рис. 1).
Выбор импульснокодовой модуляции
для LDPC-декодера
Выбор степени
параллелизма
Выбор
представления LLR
Проектирование
архитектуры CN и
VN блоков
Проектирование схемы
маршрутизации данных
и доступа к памяти
- длина блока и скорость кодирования;
- время и трудоемкость проектирования блока импульсно-кодовой
модуляции;
- регулярный/нерегулярный код;
- другие особенности кода (например, квазицикличность);
- полностью параллельная, частично параллельная или
последовательная;
- требования к оборудованию и пропускной способности;
- сложность маршрутизации с ростом степени параллелизма;
- оптимальная ширина в битах кодового слова с фиксированной
запятой;
- однородная и неоднородная схема квантования;
- другие представления (например, стохастическое);
- выбор алгоритма декодирования;
- сокращение критического пути с помощью регистрового канала;
- нерегулярные коды требуют применения вариативного «no.
Inputs»;
- выбор схемы декодирования;
- число/объем блоков памяти;
- максимальная пропускная способность ввода-вывода блоков
памяти;
Разработка блока
управления
- сигналы управления start/stop;
- возможность ранней остановки процесса декодирования;
- временной контроллер выполнения декодирования сигнала;
Проектирование
блоков ввода/вывода
- входные данные из канала связи и буфера;
- выходные данные после декодирования (статус/результат);
- ограничение ресурсов ввода-вывода ПЛИС
Рис. 1. Перечень параметров, которые нужно учитывать на каждом этапе
проектирования LDPC-декодеров на базе ПЛИС
9
Во второй главе рассматриваются способы и методы оценки основных
параметров, которые характеризуют качество систем кодирования. Адекватная
аналитическая оценка таких параметров на практике является затруднительной,
поэтому в процессе организации имитационного моделирования был предложен набор математических моделей, который включает в себя имитационную
модель декодера и источника помех. Такой набор моделей позволил оптимизировать систему помехоустойчивого кодирования на этапе начального проектирования системы передачи информации.
Для оценки показателей кодеков предложено использовать метод нулевых векторов, что позволяет не учитывать модель источника сигнала и модель
кодера благодаря линейности низкоплотностных кодов.
Создана модель генератора псевдослучайных чисел, от которого напрямую зависит адекватность полученных результатов моделирования и их соответствие реальным условиям передачи информации. Разработана модель двоичного симметричного канала (ДСК) с применением генератора псевдослучайных чисел (ГПСЧ) и действием в канале аддитивного белого гауссовского шума
(АБГШ) для повышения точности и производительности моделирования при
проектировании декодеров. Так, предложенный в работе генератор псевдослучайных чисел имеет период 263, а применяемый на практике для среды проектирования Visual C++ генератор rand имеет период 232. Проведенные эмпирические сравнения этих генераторов показали лучшие результаты моделирования. С использованием преобразования Бокса-Мюллера были получены результаты, более близкие к результатам, отраженным в работах Р. МорелосСарагоса.
В главе приводятся определения теории графов и их раскраски для оптимизации обращения к памяти и работы проверочных узлов декодера. Предложена модификация алгоритма распространения доверия (BP), на основе которой будет построена архитектура полностью программируемого LDPCдекодера с однофазным лавинным распространением данных и защитой от
ошибочного обращения к памяти. Принцип работы модифицированного, упрощенного и нормализованного алгоритма заключается в следующем: на втором
шаге работы общепринятого алгоритма распространения доверия BP, на итерации l = l + 1, обновление значений каждого проверочного узла для
m, n  i, j  | hij  1 представляется в виде:
(l )
mn
R

 2  tanh
1
 sign S
jN ( m ), j  n
 S (j l1m) 

tanh 


2
j N ( m ), j  n


( l 1)
j m

  S
j N ( m ), j  n
 S (j l1m)
 2  tanh
tanh 

 2
jN ( m ), j  n

1
( l 1)
j m


.


(1)
Вариативная часть сообщения от узла переменной j к проверочному узлу
m для итерации l, для m, n   i, j  | hij  1:
10
S n( 0) m  I n 
R
(l )
in
jN ( m ), j  n
.
(2)
При работе алгоритма второй шаг выполняется в том случае, когда l
меньше максимального числа итераций.
Производительность алгоритма распространения доверия (ВР) можно
улучшить путем умножения результата на константу α меньше 1.
Аппроксимацию на основе базового алгоритма распространения доверия
можно представить в виде уравнения, заменяющего (1):
Rm( l) n 
 sign S
jN ( m ), j  n
( l 1)
jm
  
min
jN ( m ), j  n
 S .
( l 1)
j m
(3)
Значение α можно менять для различных итераций или коэффициентов
отношения сигнал-шум, для того чтобы оптимизировать результаты. Однако на
практике значение α можно рекомендовать не менять, а подбирать эмпирически
для конкретного кода. Нормализованное декодирование на основе алгоритма
распространения доверия обеспечивает значительно лучшую производительность в плане исправления ошибок, чем простое декодирование с минимальной
аппаратной сложностью реализации.
В третьей главе проанализирована параллельная архитектура декодера,
который работает по алгоритму распространения доверия, и доказана целесообразность его применения в массивно-параллельной среде вычислений. Обосновано выполнение таких вычислений с помощью гетерогенной ЭВМ (ЦПУ) с
применением графического ускорителя (адаптера). Построена архитектура центрального процессора ЭВМ с оптимальной интеграцией по отношению к графическому процессору. Обосновано применение аппаратно-независимой среды
OpenCL (от англ. Open Computing Language – открытый язык вычислений),
максимально подходящей для выполнения вычислений на графическом процессоре. Для взаимодействия с OpenCL применена среда разработки Visual Studio
2015.
Подверглась модификации широко применяемая схема параллельных вычислений. Для декодера, работающего на низкоплотностном коде (N,J,K) по алгоритму распространения доверия, использование массивно-параллельных вычислителей позволило без усложнения архитектуры ЭВМ использовать M×K,
M=N×J/K процессорных элементов дополнительно на первом этапе алгоритма
(рис. 2б), а на втором этапе алгоритма N×J процессорных элементов (рис. 3б).
Модификации подверглись блоки обработки кодовых сообщений (рис. 3а).
Применение такой модификации алгоритма позволило повысить производительность при моделировании. Разработанная на основании предложенного алгоритма архитектура программной реализации декодера, работающего по
алгоритму распространения доверия, оптимально подходит для реализации массивно-параллельных вычислений на графическом процессоре и обеспечивает
более высокую производительность расчетов в сравнении с традиционным методом.
11
G
G
K
2
1
G
G
λ1,K
···
λ1,2
λ1,1
δ1
λ 1,1
λ 1,2
1  1
2
···
λ1,K
F1
а
б
Рис. 2. Схемы реализации блока обработки декодируемых сообщений,
передающихся от кодовых вершин к проверочным
J
2
1
F’1
×α
×α
···
×α
π1,1
π2,1
···
πJ,1
r1
×α
···
×α
×α
π1,1
F’1
а
б
Рис. 3. Схемы реализации блока обработки декодируемых сообщений,
передаваемых от проверочных вершин к кодовым
При передаче кодовых сообщений по алгоритму распространения доверия от кодовых вершин к проверочным (блоки F 1 …F M ) используются условные
0
1
процедуры G  log e  e , с помощью которых происходит вычисление логарифмической вероятности πx ml того, что результат проверки m является положительным, если l-ый бит вектора кодового сообщения принимает значение x, а
оставшиеся биты кодового сообщения независимы и имеют вероятность λ ml’ ,
l '  ( m ) \ l .
Функциональные блоки F’ 1 …F’ N обработки кодовых сообщений от проверочных к кодовым вершинам имеют процедуры нормализации при помощи



коэффициента    e
 m0 , l
e
 1m , l
 логарифмических вероятностей λ
x
12
ml
того собы-
тия, что l-ый бит вектора кодовых сообщений принимает значение x по информации, получаемой от всех задействованных проверочных блоков, кроме m.
Для каждого блока обработки кодовых сообщений F i , i  {1, 2,..., M } последовательно вычисляются вероятности λx ik для всех возможных значений
k  {1, 2,..., K } , причем процедуру вычисления можно организовать параллельно благодаря введению дополнительных K процессорных элементов.
Аналогичным образом для каждого блока обработки кодового сообщения
F’ t , t  {1, 2,..., N } вычисление вероятностей πx tj , j  {1, 2,..., J } также можно организовать параллельно – за счет введения дополнительных J процессорных
элементов.
Было установлено, что предложенная реализация позволяет увеличить
производительность выполняемых вычислений при проводимом моделировании. Для подтверждения результатов и проведения моделирования была разработана программная реализации архитектуры декодера (рис. 4), синтезированная специально для проведения массивно-параллельных вычислений с использованием графических процессоров и обеспечивающая более высокую производительность.
Были получены аналитические выражения (4), служащие для оценки размеров рабочих групп графических процессоров, на основе числа одновременно
0 ,1
выполняемых параллельных потоков Thg (GlobalThreads, согласно стандарту
0 ,1
OpenCL) и размера двумерной группы Thl (LocalThreads, согласно стандарту
OpenCL) для N×J потоков, проводимых вычислений на графических процессорах:
Thg0  Thl0  J ;
 N  mxN , Th1g  N  mxN  N modmxN , Thl1  mxN ;

1
1
 N  mxN , Thg  Thl  N ,
(4)
где mxN  floor Thl max J ; Th lmax – это максимально допустимая размерность одной
локальной одномерной рабочей группы, а для возврата значения x, округляемого вниз до ближайшего целого числа, служит функция floor(x). Эти выражения
можно применять для M×K потоков производимых вычислений на ГП.
Экспериментальное моделирование показало, что применение новой архитектуры с модифицированной схемой параллельных вычислений, в сравнении с
известной полно-параллельной схемой, позволило увеличить производительность для низкоплотностых кодов (96,3,6)…(9972,3,6) в среднем в 1,85 раза.
В работе подробно рассматривается проблема снижения производительности вычислений на уровне коммуникационных взаимодействий ЦП с ГП. Для
решения этой проблемы было предложено использовать параллельный ГПСЧ с
переносом расчетов для модели источника помех на процессорные элементы ГП.
Для этого была разработана новая архитектура параллельной реализации модели
источника помех, способная реализовать такой перенос расчетов. Разработанная архитектура параллельной реализации этой модели представлена на рис. 5.
13
Вход
1
2
M
K
2
K
1
KxM
G
λ1,K
···
λ1,2
λ1,1
δ1
1  1
2
F2
…
FM
F1
λ1,1 λ1,2
λ2,1 λ2,2
λ1,K
λ2,K
λJ,1 λJ,2
M
λJ,K
1
N
MxN
2
N
J
2
1
J
r1
π1,1
JxN
F’2
F’N
×α
···
×α
×α
F’1
π1,1 π1,2
π2,1 π2,2
π1,K
π2,K
πJ,1 πJ,2
M
πJ,K
N
MxN
Выход
Рис. 4. Программная реализация модифицированной архитектуры декодера для
организации массивно-параллельных вычислений с использованием ГП
Элементы, представленные на рис. 5: S – определяет состояние ГПСЧ
(64-битный сдвиговый регистр); i – это номер параллельного потока генерации
ПСЧ; 2· amp – коэффициент инициализации.
Архитектура реализована по полученной в работе методике моделирования требуемого источника помех (ГПСЧ):
14
1. S – состояние предыдущего вычислительного цикла.
2. Блоком инициализации выполняется параметризация: X 1 = i3; c 1 = i3.
3. Выполняется 1+i mod(3) итераций алгоритма работы генератора ПСЧ
(умножение с переносом, предложенное Дж. Марсагли).
X n  aX n  r  c n 1  mod b, c n  aX n  r  c n 1 b , n  r ,
где X 0 ,..., X r 1 ; c r 1  a – это значения, используемые для инициализации.
4. Генерация производится в N/D потоков, при этом вектор из N реализаций показателей шума генерируется блоками, сразу по D значений.
5. Последнее значение, сгенерированное ПСЧ в последнем потоке, записывается в регистр состояния.
6. На данном этапе производятся преобразования, согласно процедуре
Бокса-Мюллера, над сгенерированным набором значений ПСЧ.
Экспериментальные вычисления, приводимые в работе, показали, что использование параллельного ГПСЧ обеспечило прирост производительности
всей системы до 30%.
Вход
S=
1
2
···
64
Инициализация
i=
1
D
2
···
К след. циклу расчетов
N/D
···
Проц. Бокса-Мюллера
2·amp
1 2
···
N
Выход
Рис. 5. Разработанная архитектура параллельной реализации источника помех
Подверглись анализу ограничения скорости обмена данными, возникающие при обращении графического ускорителя к разделам оперативной и глобальной памяти. По результатам анализа предложено свести к минимуму число
15
обращений в первую очередь к глобальной памяти (как к более медленной) и к
локальной памяти, а также применять кэширование. Это позволило увеличить
производительность в среднем до 11% для кодов длиной 96…9972.
Приведено подробное описание полученной методики моделирования в
однопроцессорных гетерогенных системах низкоплотностных кодеков. Разработанная новая методика позволяет предварительно оценить производительность проводимых вычислений на ГП и ЦП, что, за счет повышения нагрузки
на ЦП, дает возможность повысить производительность вычислений. На рис. 6
показана архитектура программной реализации полученных решений.
Схема организации работы разработанной программы состоит из следующих блоков: 1 – блок моделирования канала с входящим в его состав генератором с аддитивным гауссовским шумом (АБГШ); 2 – блок инициирования и
запуска требуемых процедур; 3 и 4 – блоки условной конфигурации по итеративной последовательности распространения доверия моделированного многократного декодера; 5 – блок принятия жестких решений и окончания декодирования; 6 – блок конечной оценки скорости битовых ошибок (BER).
Вход
Поток 1
Поток 2
1
Модель АБГШ
2
Инициализация
1 2 3
··· ··· ···
K1 K2 K3
···
···
···
1 2 3
··· ··· ···
J1 J2 J3
···
···
···
Модель АБГШ
Инициализация
3
M
···
KM
4
N
···
JN
3
итер.
1
2
4
1 ··· K1
2 ··· K2
3 ··· K3
1 ···
2 ···
3 ···
J1
J2
J3
M ··· KM
N ···
JN
5
Декодирование и принятие
жестких решений
5
Декодирование и принятие
жестких решений
6
6
Счет числа допущенных
ошибок, оценка BER
Счет числа допущенных
ошибок, оценка BER
ГП
Выход
ЦП
Рис. 6. Обобщенная схема предлагаемой организации моделирования
16
Следует отметить, что блоки 3 и 4 в первом и втором потоках используются для передачи битовых сообщений от проверочных вершин к кодовым
вершинам и обратно. При этом в первом потоке моделирования, который соответствует расчетам на GPU, блоки будут выполняться параллельно, а в потоке,
который выполняется на CPU, блоки будут выполняться последовательно. Поэтому первый поток моделирует точки SNR 1 , а второй поток – точки SNR 2 .
Полученный временной и аппаратный выигрыш в процессе моделирования подтверждается эмпирически полученными данными, которые представлены на рис. 7 в форме графика временного выигрыша, который находится в зависимости от длины моделируемого кода при вычислении в неоднородной системе групп кодов (N,3,6) при установке 10 точек SNR (от англ. signal-to-noise
ratio – сигнал/шум).
Экспериментальные вычисления показали наибольший рост эффективности от применения новой методики при моделировании кодов длиной
(96…3000), при этом прирост производительности составляет 80-41 % при малых значениях длины (до 273), а для кодов большей длины – на уровне 21 %.
Данный метод применим при Q < Max sim . Однако можно сделать однозначный вывод о том, что способ можно применять и в неоднородных системах
в связке с многопроцессорным CPU, но только в случае полной загрузки всех
его ядер.
Длина кода
Рис. 7. Временной выигрыш, достигнутый от применения методики увеличения
скорости вычислений в однопроцессорных неоднородных системах
В четвертой главе на основе полученных ранее и известных
математических моделей рассматривается реализация различных блоков
архитектуры программируемого декодера, реализованного на ПЛИС.
17
Приводится принцип работы проверочного узла (CFU). Число проверочных узлов в современных декодерах должно варьироваться от 4 до 30, а переменных – от 2 до 13. Подробно рассматривается аппаратная реализация RTLмодели работы последовательного функционального узла с частичным обновлением результата работы алгоритма, с защитой от переполнения дампа памяти.
Обосновывается применение алгоритма распространения доверия как
наиболее оптимального для работы в частично параллельных реализациях
декодера, так как он способен задействовать последовательно сразу несколько
проверочных узлов. Приводится RTL-модель такого последовательного узла.
Рассматривается применение квантования, которое позволяет снизить
сложность декодирования. На производительность LDPC-декодера сильно
влияют аппроксимации алгоритма распространения доверия. Так, в случае декодирования LDPC-кодов применение аналитического метода коррекции ошибок не представляется возможным из-за независимости процесса итеративного
декодирования, поэтому был применен метод Монте-Карло для анализа различных аппроксимаций декодирования и необходимых длин кодовых слов. Было подробно рассмотрено применение этого метода для реализации LDPC-кода
для стандарта WiMAX с N = 2,304 и R = 0,5 с каналом с АБГШ и схемой модуляции с двоичной фазовой манипуляцией.
Было доказано, что в программируемом полностью или частично
параллельном LDPC-декодере необходимы два разных типа памяти: одна
большая управляющая память для хранения матрицы проверки четности и
несколько меньших по объему блоков памяти для хранения внешних и
внутренних кодовых слов, сумм и декодированных значений во время текущих
итераций декодирования. Был вычислен необходимый объем памяти для
хранения данных для разных типов LDPC-кодов.
Для реализации гибкого обращения к памяти, необходимого для
организации полностью программируемого декодера, были рассмотрены
перестановочные сети: координатная, сеть Бенеша и Клоза. Сравнение
сложности реализации различных перестановочных сетей для организации
памяти
в
архитектуре
полностью
параллельного
LDPC-декодера,
реализованного на ПЛИС, показало, что если учитывать только
перестановочные сети, то сеть Бенеша является лучшим выбором с точки
зрения минимального количества мультиплексоров, а также битов управления
ними. Для координатной сети при p=32 требуется 992 мультиплексора, а
применение сети Бенеша снижает их количество на 71%, до 288
мультиплексоров. Кроме того, требуется на 82% меньше контрольных битов
управления.
Был предложен эвристический алгоритм планирования и переадресации
для определения адреса и расположения памяти для входящих сообщений, который минимизирует число циклов останова, вызываемых конфликтами доступа к памяти. Также он использует линейный доступ к памяти при обработке переменных узлов и произвольный доступ к памяти при обработке контрольных
узлов. Архитектура предлагаемого LDPC-декодера представлена на рис. 8. Для
проверки корректности предложенной RTL-модели полностью программируе-
18
мого LDPC-декодера, реализуемого на ПЛИС, было проведено моделирование
для набора эталонных LDPC-кодов, результаты которого сведены в табл. 1.
Рис. 8. Предложенная полностью программируемая архитектура LDPC-декодера,
реализуемого на ПЛИС, для p=3: сплошные линии представляют собой сигналы
декодируемых данных, а пунктирные линии – управляющие сигналы
Таблица 1
Результаты применения переадресации для набора LDPC-кодов для p = 16
Код
d C,max
pa
e эфф
N
M
R
E
d V,max
8.000
4.000
0,5
24.000
3
6
14,68
92%
К1
9.972
4.986
0,5
34.902
9
7
14,68
92%
К2
1.728
864
0,5
5.472
6
7
12,42
78%
К3
2.304
1.152
0,5
7.296
6
6
12,68
79%
К4
16.200 9.000
0,44
48.599
8
7
12,29
77%
К5
16.200 6.480
0,6
71.279
12
11
14,84
93%
К6
64.800 12.960
0,8
233.279
11
18
15,36
96%
К7
64.800 6.480
0,9
194.399
4
30
15,34
96%
К8
В таблице приведены следующие значения: е эфф 
декодирования
в
программируемой
pa
100% – эффективность
p
архитектуре
декодера
(параметр,
2E
, N V и N C – это число переменных
предложенный в данной работе), pa 
NV  N C
и подгрупп проверочных узлов, соответственно, p a ≤ p, p a – фактический
параллелизм архитектуры LDPC-декодера, N – длина кодового слова, М –
количество строк в матрице проверки четности, R – скорость кода K/N (K –
длина информационного вектора i), E – количество единиц в матрице проверки
четности, которое равно числу ребер в двудольном графе, d V , max –
19
максимальная степень переменного узла, d C,max – максимальная степень
проверочного узла.
В качестве эталонных были выбраны следующие коды: К 1 и К 2 , взятые с
официального сайта MacKay’s, коды К 3 и К 4 , относящиеся к стандарту WiMax,
а К 5 – К 8 относятся к стандарту DVB-S2, рассмотренные при фактическом параллелизме p a ≤ p для набора проверочных кодов (p = 16). И были рассмотрены
необходимые аппаратные ресурсы для реализации LDPC-декодера с использованием различных гибких (изменяемых) параметров, на базе ПЛИС Virtex-4
LX160-11.
Самые сложные LDPC-коды с длиной кодового слова N max = 73.728 можно декодировать в декодере с аппаратной конфигурацией, указанной в 5-м
столбце табл. 2. Все представленные в таблице конфигурации задействуют
меньше 25% базовых логических элементов ПЛИС, при этом конфигурации,
указанные в 4-м столбце, используют почти всю доступную память ПЛИС.
Для всех конфигураций может быть достигнута максимальная тактовая
частота 72 МГц. После аппаратного синтеза декодера и загрузки его на ПЛИС
можно декодировать любой регулярный или нерегулярный LDPC-код, после
составления и загрузки в память матрицы проверки на четность для соответствующего кода.
Таблица 2
Необходимые аппаратные ресурсы для реализации LDPC-декодера с
использованием различных гибких (изменяемых) параметров на базе ПЛИС
Virtex-4 LX160-11
Конфигурация:
p
w
N max
E max
LUT
RAM
DSP48
fmax (MHz)
1
8
6
4096
32768
3629
22
16
72
2
12
7
49152
147456
7206
122
24
72
3
16
8
65536
262144
12224
202
32
72
4
16
6
32768
524288
10680
286
32
72
5
18
8
73728
331776
15128
263
36
72
Общие
ресурсы
ПЛИС
67584
288
96
Для доказательства того, что полученный декодер не ограничивается работой только со структурированными кодами, такими как К 5 или К 7 , была также измерена скорость возникновения битовых ошибок для кода К 2 . Благодаря
этому имитационному моделированию была доказана принципиальная корректность реализованной архитектуры и алгоритма переадресации (рис. 9).
В пятой главе рассматривается в качестве эталонной архитектура полностью программируемого LDPC-декодера с защитой от переполнения с реализацией параллелизма p=3. Используя полученные ранее математические модели и
алгоритмы, удалось улучшить данную архитектуру и провести имитационное
моделирование. Отличительной особенностью одной из разработанных архитектур является нетрадиционное расположение проверочных и расчетных блоков. Это позволило существенно упростить аппаратную сложность реализации
20
Частота возникновения ошибок
декодера (рис. 10), при этом процент простоя в процессе декодирования составил не более 0,4%.
К 2 SW
К 2 HW
К 5 SW
К 5 HW
К 7 SW
К 7 HW
Отношение сигнал/шум в дБ
Рис. 9. Частота возникновения битовых ошибок при декодировании кодов
К 2 , К 5 и К 7 . Пунктирные – моделирование на PC алгоритма распространения
доверия на арифметике с плавающей точкой, а сплошные линии показывают
результаты моделирования декодера на ПЛИС при использовании нормализованного алгоритма распространения доверия со схемой квантования 6:2
Рис. 10. Предлагаемая полностью программируемая многопороговая
архитектура декодера для реализации на ПЛИС (параллелизм p = 3)
21
Проведенный анализ известной полностью программируемой параллельной архитектуры LDPC-декодера в сравнении с архитектурой декодера, разработанной в диссертации, показал, что сложность реализации архитектуры также
существенно снижена за счет уменьшения количества требуемых блоков памяти SM i (p вместо 3р), число перестановочных сетей сокращается с четырех до
двух и мультиплексоры больше не требуются совсем. Имитационное моделирование показало, что обычные декодеры с многопороговым декодированием
уменьшают количество итераций для всех рассматриваемых кодов от 43% до
47%, тогда как измененное многопороговое декодирование имеет более высокую дисперсию и уменьшает количество итераций от 20% до 57%.
Сравнение вероятностей возникновения ошибки для различных LDPCкодов, построенных с использованием нормализованного алгоритма распространения доверия на основе декодирования с лавинным распространением данных,
с обычным многопороговым декодированием и предложенным модифицированным многопороговым декодированием проводилось для одной и той же скорости декодирования с одинаковой вероятностью возникновения ошибки 10-4.
Были рассмотрены 6 различных архитектур декодеров (рис. 11). Три из
которых известны и реализованы для работы с квазициклическими LDPCкодами с подматрицей размером z = p, а две полностью программируемые архитектуры были получены в работе. Было проведено численное сравнение этих
архитектур по виду и скорости декодирования, требуемому объему памяти и
гибкости.
В шестой главе на основе полученных новых математических моделей и
алгоритмов разработан программный комплекс, предназначенный для повышения производительности и скорости моделирования декодеров, работающих с
LDPC-кодами, и полностью отвечающий требованиям, предъявляемым к объемам вычислительных ресурсов при использовании графического ускорителя в
качестве дополнительного ресурса моделирования. Созданное программное обеспечение характеризуется открытостью и доступностью заложенных математических моделей и процедур оценки времени моделирования для пользователя.
Приведены архитектура и описание оболочки взаимодействия программного обеспечения с моделирующей оболочкой (рис. 12), которая дает возможность разработчику в полной мере использовать разработанный комплекс библиотек, а также разработано и приведено описание интерфейса программных
оболочек.
Разработанное программное средство состоит из трех главных библиотек:
LDPC – эта библиотека содержит набор функций, необходимых для моделирующих на центральном процессоре источника сообщений, источника помех,
модулятора, декодера, работающего по алгоритмам BF, BP и logBP; библиотека
LDPC_GPU – содержит набор функций, необходимых для моделирования на
графическом процессоре источника кодовых сообщений, источника помех, модулятора и декодера, работающего по алгоритмам BF, BP и logBP. Предусмотрена возможность подключения к ней библиотеки LDPC. Файлы кода ядра
BF_GPU_CL, BP_GPU_CL и BPlog_GPU_CL разделяются в соответствии с используемыми алгоритмами декодирования; Timer – эта библиотека содержит
набор процедур, требуемых для оценки времени выполнения моделирования.
22
а
б
в
г
д
е
Рис. 11. Частично параллельные архитектуры LDPC-декодера с оптимальной
архитектурой для p = 3. Архитектуры а, в, д оптимизированы для работы с квазициклическими (QC) LDPC-кодами с подматрицей размером z = p, архитектуры б, г, е являются полностью программируемыми и могут декодировать произвольный LDPC-код
23
ЦП
LDPC
LDPC GPU
BF GPU CL
ГП
BP GPU CL
ГП+ЦП
BPlog_GPU_CL
Timer
Рис. 12. Архитектура разработанного набора библиотек
с обозначением локации кода
Представленная в работе архитектура набора библиотек и тестовая моделирующая оболочка позволяют пользователю осуществлять взаимодействие с
программным средством для проведения имитационного моделирования кодеков.
Были подробно проанализированы особенности оптимизации системы
LDPC-кодирования с проведением экспериментальных вычислений, которые
продемонстрировали зависимость эффективности применения того или иного
LDPC-кода от числа итераций проводимых вычислений. При конфигурации
вычислителя – GPU + полностью параллельный ГПСЧ, используемый при моделировании кодов (8000,3,6), (8000,4,8), (4000,3,6), (4000,4,8), в диапазоне 0 –
2,5 дБ с проводимой верификацией по ожидаемому уровню вероятности возникновения битовой ошибки 10-5, коды с J = 3 показали себя более эффективно.
А проведенное имитационное моделирование с верификацией по ожидаемому
уровню вероятности возникновения битовой ошибки 10-7 для LDPC-кодов с
длиной кодового слова 8000, для отношения сигнал/шум больше 2,625 дБ, код
(8000,4,8) показал себя более эффективным, чем код (8000,3,6) (рис. 13).
В проведенных исследованиях использовались центральный процессор
Intel Core 2 Duo E8400 (2 ядра, с частотой 3,6 ГГЦ каждое); графический процессор AMD Radeon HD 5770 (Juniper (R800), состоящий из 800 потоковых
процессоров с частотой 850 МГц). Результаты моделирования позволяют сделать вывод о том, что при высоких требованиях к производительности вычислительных ресурсов для получения достоверного объема выборки вполне достаточного для того, чтобы принять обоснованное решение в течение приемлемого для моделирования времени, полученные в диссертации средства дают
наибольший положительный эффект по сравнению с известными.
24
Длина кода
Рис. 13. Временной выигрыш производимых вычислений при использовании
конфигурации GPU+CPU (BP, logBP декодер)
Практическое применение результатов диссертационной работы, а именно: методов, моделей, способов, средств моделирования и оптимизации различных низкоплотностных (LDPC) декодеров при проектировании современных
высокопроизводительных радиотехнических систем, работающих во всевозможных стандартах связи, при решении задач проектирования и модернизации
радиотехнических систем и комплексов на ведущих предприятиях радиоэлектронной промышленности, позволило получить следующие результаты:
- в ОАО «Электросигнал» (г. Воронеж) при модернизации возимой
радиостанции КВ-диапазона «Р-168-100КБ(Т)» сократить за счет предложенных методов время моделирования приемо-передающей части радиостанции на
14 процентов и увеличить за счет предложенной архитектуры декодера дальность уверенного приема на 3 процента;
- в АО «ИРКОС» (г. Москва) повысить эффективность исследования характеристик декодеров и ускорить оценку технических показателей анализаторов
радиосигналов;
- в АО «Воронежское центральное конструкторское бюро «Полюс» (г. Воронеж) при проектировании и модернизации переговорного устройства Р-124
повысить помехозащищенность, дальность и стабильности связи в условиях
зашумленности без изменения аппаратной части устройства за счет применения
более современного алгоритма помехоустойчивого низкоплотностного кодирования, а также сократить время моделирования на 5 процентов;
- в АО НВП «ПРОТЕК» (г. Воронеж) сократить время проектирования
системы помехозащищенной дальней цифровой и аналоговой речевой радиосвязи «ВКИО-КВ»;
25
- в АО «Концерн «Созвездие» (г. Воронеж) результаты диссертационных
исследований были использованы в конструкторских работах, проводимых по
теме «Радиорелейная станция «Луч-МТ», и при выполнении работ по темам,
«Кассиопея», «Созвездие-М», «Созвездие-2М», заданных Решениями Президента
и Правительства РФ, а также для определения направлений и путей
совершенствования систем связи специального назначения, а также
формирования рациональных параметров сетевых устройств, участвующих в
передаче цифровой информации.
Результаты работы также внедрены в учебный процесс ФГБОУ ВО
«Воронежский государственный технический университет» при подготовке
бакалавров и магистров профильных направлений.
В заключении представлены основные результаты диссертационного
исследования.
ОСНОВНЫЕ РЕЗУЛЬТАТЫ РАБОТЫ
1. В результате анализа известного инструментария, предназначенного
для решения задач моделирования различных LDPC-кодеков, сформирован
минимальный набор математических моделей, который позволил произвести
оценку параметров LDPC-кодеков благодаря применению нулевых векторов
без необходимости использования моделей источника передаваемого кодированного сигнала за счет свойств линейности LDPC-кодов.
2. Предложена архитектура декодера, работающего по алгоритму распространения доверия, спроектированная для выполнения массивно-параллельных
вычислений с использованием графических процессоров, которая отличается
схемой выполняемых параллельных вычислений и обеспечивает увеличение производительности расчетов. Проведенные эмпирические вычисления показали
получение выигрыша в производительности вычислений в среднем в 1,87 раза,
в сравнении с традиционной архитектурой для кодов (96,3,6)…(9972,3,6).
3. Разработана методика моделирования источника помех, применяемого
для решения задачи исследования характеристик LDPC-кодеков, отличающаяся
построением схемы генерации набора псевдослучайных чисел, которая
позволяет обеспечить повышение производительности при заданной точности
производимых расчетов, что достигается уменьшением числа обращений к
внешнему регистру состояния генератора.
4. Разработана методика моделирования LDPC-кодеков на однопроцессорной гетерогенной системе, которая содержит процедуру оценки производительности производимых вычислений на центральном и графическом процессорах,
которая позволяет увеличить производительность вычислений за счет повышения нагрузки центрального процессора в гетерогенной системе. Результатом
данной методики стал «способ организации вычислений на графических процессорах для моделирования помехоустойчивых низкоплотностных кодеков»,
на который получен патент на изобретение № RU 2604985, зарегистрированный
Федеральной службой по интеллектуальной собственности 20.12.2016.
26
5. Предложены средства программного моделирования LDPC-кодеков в
гетерогенных вычислительных системах, которые отличаются удобством использования и открытостью программного кода.
6. Получаемые эмпирическим путем результаты моделирования низкоплотностных кодеков полностью соответствуют известным, приведенным, в частности, в работах Р. Морелос-Сарагоса. При этом получен выигрыш в производительности предложенных гетерогенных вычислений в сравнении с общепринятыми при моделировании кодов (96,3,6)…(9972,3,6) в среднем в 1,1-5,3 раза –
для декодера, работающего по алгоритму с инвертированием бита и в 6,4 раза –
для декодера, работающего по алгоритму распространения доверия.
7. Получены экспериментальные результаты RTL-модели полностью
программируемого LDPC-декодера при работе по алгоритму распространения
доверия с различными схемами квантования для кода с длиной кодового слова
N = 2,304 и R = 0,5. Проведенное моделирование показало, что данная схема
является в полной мере универсальной и может быть применена для
произвольного LDPC-кода.
8. Аппаратная сложность реализации программируемого (гибкого)
декодера была оценена на примере ПЛИС Virtex-4 LX160-11 от компании
Xilinx. Оценка требуемых параметров для реализации декодера делалась на
основе параметра параллелизма архитектуры p, длины внешних и внутренних
кодовых сообщений w, максимальной длины кодового слова N max и максимального количества данных, записанных в матрице проверки на четность E max .
Cама архитектура ПЛИС оценивалась с точки зрения общего количества
базовых логических элементов, блоков памяти и количества цифровых
сигнальных процессоров DSP48, необходимых для корректной работы
декодера. Анализ показал, что даже самые сложные LDPC-коды с длиной
кодового слова N max = 73.728 задействуют меньше 25% базовых логических
элементов ПЛИС, с использованием 98% доступной памяти ПЛИС.
9. Для подтверждения корректности и адекватности предложенной в работе
архитектуры полностью программируемого гибкого LDPC-декодера было проведено его моделирование и сравнение полученных данных с моделированием
на PC. Проведенное моделирование для 7 различных LDPC-кодов показало
адекватность моделирования, так как потеря производительности при
моделировании скорости возникновения битовых ошибок при декодировании
рассмотренных кодов составила от 0,1-0,15 дБ, что соответствует эталонным
результатам.
10. Разработанная архитектура полностью программируемого параллельного LDPC-декодера с уменьшением сложности реализации, за счет применения распараллеливания, модифицированного алгоритма послойного декодирования и отказа от мультиплексоров занимает значительно меньше места на
кристалле ПЛИС. Разработанная архитектура обеспечивает также сокращение
количества итераций на 20-57% в зависимости от алгоритма декодирования при
одной и той же скорости декодирования и одинаковой вероятности
возникновения ошибки 10-4.
27
Список работ, опубликованных автором по теме диссертации
Публикации в изданиях, входящих в международную базу цитирования
SCOPUS
1. Influence of Noise Generator Characteristics on the Adequacy of Modelling Noise-Eliminating Codecs with Low Density of Parity Check / A.V. Baschkirov,
V.I. Borisov, K.N. Lapshina, A.V. Muratov, V.M. Pitolin // International Journal of
Applied Engineering Research. - 2016. - Т. 11. № 18. - С. 9622-9629.
2. Solving a problem of resource-intensive modeling of decoders on massively parallel computing devices based on Viterbi algorithm / A.V. Baschkirov, V.I.
Borisov, K.N. Lapshina, O.Y. Makarov, A.V. Muratov // Journal of Theoretical and
Applied Information Technology. - 2016. - Т. - 94. - № 2. - С. 353-365.
Публикации в изданиях, рекомендованных ВАК РФ
3. Башкиров А.В. Преимущество параллельных алгоритмов цифровой
обработки сигналов над последовательными алгоритмами при реализации на
ПЛИС / А.В. Башкиров, А.В. Муратов // Вестник Воронежского государственного технического университета. — 2012. — Т. 8. - № 1. — С. 89-92.
4. Башкиров А.В. Основы помехоустойчивого кодирования, основные
преимущества и недостатки алгоритмов декодирования / А.В. Башкиров, И.В.
Остроумов, И.В. Свиридова // Вестник Воронежского государственного технического университета. — 2012. — Т. 8. - № 2. — С. 20-22.
5. Башкиров А.В. Проблема высокоэффективного помехоустойчивого
кодирования цифровых сигналов при реализации на ПЛИС / А.В. Башкиров,
А.В. Муратов // Радиотехника. — 2012. — № 2. — С. 28-30.
6. Башкиров А.В. Анализ энергоэффектиности алгоритмов помехоустойчивого декодирования / А.В. Башкиров, А.В. Муратов // Радиотехника.—
2012. — № 8. — С. 67-70.
7. Башкиров А.В. Обзор методов турбо-кодирования в контексте сложности их аппаратной реализации / А.В. Башкиров, Ю.С. Науменко // Радиотехника. — 2012. — № 8. — С. 70-74.
8. Башкиров А.В. Принцип ASSERT для решения задач поиска ошибок
RTL кода при проектировании ПЛИС / А.В. Башкиров // Радиотехника. — 2012.
— № 8. — С. 74-76.
9. Обзор основных технологий, реализующих эффективные методы помехоустойчивого кодирования, нечувствительных к задержке сигнала / А.В.
Башкиров, А.М. Белицкий, А.И. Климов, А.В. Муратов, Ю.С. Науменко // Радиотехника. — 2013. — № 12. — С. 30-33.
10. Башкиров А.В. Использование LDPC-кодов / А.В. Башкиров, Л.Н.
Коротков, И.В. Свиридова // Вестник Воронежского государственного технического университета. — 2013. — Т. 9. - № 6-3. — С. 41-44.
11. Башкиров А.В. Обзор основных технологий, реализующих эффективные методы помехоустойчивого кодирования, чувствительных к задержке
сигнала / А.В. Башкиров, Ю.С. Науменко // Радиотехника. — 2013. — № 3. —С.
089-092.
12. Перспективы моделирования параметров алгоритмов помехоустойчивого кодирования с высокой степенью параллелизма при помощи аппаратной
платформы на базе GPU / А.В. Башкиров, А.И. Климов, А.В. Муратов, Ю.С.
Науменко, В.С. Цымбалюк // Радиотехника. — 2013. — № 12. —С. 26-29.
28
13. Турбокодирование как основа в системах передачи данных / А.В.
Башкиров, П.В. Иевлев, И.В. Остроумов, А.В. Ситников // Вестник Воронежского государственного технического университета. — 2013. — Т. 9. - № 6-3. —
С. 7-9.
14. Башкиров А.В. Применение методов разнесения для повышения помехоустойчивости при помощи техники пространственно-временного кодирования / А.В. Башкиров, В.М. Питолин, И.В. Свиридова // Вестник Воронежского государственного технического университета. — 2014. — Т. 10. - № 6. — С.
71-73.
15. Каскадное кодирование как основа спутниковой и сотовой связи /
С.А. Акулинин, А.В. Башкиров, А.В. Муратов, И.В. Остроумов, И.В. Свиридова
// Радиотехника. — 2014. — № 3. — С. 4-6.
16. Влияние характеристик используемых в моделировании генераторов
шума на качество оценки параметров помехоустойчивых кодеков / А.В. Башкиров, А.И. Климов, Л.Н. Коротков, Ю.С. Науменко // Радиотехника. — 2014. —
№ 3. — С. 14-18.
17. Башкиров А.В. Реализация декодирования по алгоритму Витерби на
массивно-параллельных вычислительных устройствах / А.В. Башкиров, О.Е.
Соболев, Ю.С. Сухоруков, Ю.С. Науменко // Радиотехника. — 2014. — № 11.
— С. 20-24.
18. Башкиров А.В. Возможности недвоичного применения блочных и
сверточных кодов с исправлением ошибок / А.В. Башкиров, Л.Н. Коротков,
Ю.С. Науменко // Радиотехника. — 2014. — № 3. — С. 59-61.
19. Построение алгоритмов верификации функциональных моделей декодеров / А.В. Башкиров, А.В. Муратов, А.В. Ситников, Ю.С. Науменко // Радиотехника. — 2014. — № 3. — С. 72-76.
20. Архитектурные особенности графических процессоров семейства
Radeon и их применение в сфере ресурсоемкого моделирования помехоустойчивых кодеков / А.В. Башкиров, А.М. Белицкий, А.И. Климов, А.С. Самодуров,
В.М. Питолин, Ю.С. Науменко // Радиотехника. — 2014. — № 11. — С. 15-18.
21. Использование LDPC-кодов, применение, преимущества и перспективы развития / С.А. Акулинин, А.В. Башкиров, А.В. Муратов, И.В. Остроумов,
И.В. Свиридова // Радиотехника. — 2014. — № 3. — С. 77-79.
22. Башкиров А.В. Перспективы использования OFDM-модуляции в
многосегментной PLC-сети. Стандарты PLC-технологий / А.В. Башкиров, Ю.Е.
Калинин, А.В. Муратов, И.В. Остроумов, И.В. Свиридова // Радиотехника. —
2014. — № 6. — С. 70-73.
23. Башкиров А.В. Анализ дефектов и тепловых характеристик декодеров на базе ПЛИС при их проектировании и производстве / А.В. Башкиров,
Н.Н. Толстых // Радиотехника. — 2014. — № 6. — С. 74-77.
24. Башкиров А.В. Эффективное многопороговое декодирование недвоичных кодов с предварительной оценкой ошибочности проверок / А.В. Башкиров, А.В. Муратов, И.В. Свиридова // Вестник Воронежского государственного
технического университета. — 2015. — Т. 11. - № 3. — С. 99-101.
25. Башкиров А.В. Оптимизация аппаратной архитектуры LDPCдекодера, применяемого в стандарте радиосвязи IEEE 802.11N / А.В. Башкиров,
А.В. Ситников, М.В. Хорошайлова // Вестник Воронежского государственного
технического университета. — 2015. — Т. 11. - № 6. — С. 97-99.
29
26. Башкиров А.В. Реализация LDPC-декодера на массивнопараллельных вычислительных устройствах / А.В. Башкиров, А.Ю. Савинков,
М.В. Хорошайлова // Вестник Воронежского государственного технического
университета. — 2015. — Т. 11. - № 6. — С. 89-91.
27. Башкиров А.В. Модель масштабирования LDPC-декодера низкой
мощности с использованием алгоритмического синтеза высокого уровня / А.В.
Башкиров, Л.Н. Коротков, М.В. Хорошайлова // Вестник Воронежского государственного технического университета. — 2016. — Т. 12. - № 1. — С. 65-69.
28. Алгоритм быстрого декодирования LDPC-кода в GF(Q) / С.А. Акулинин, А.В. Башкиров, М.А. Евсеев, А.В. Муратов, М.В. Хорошайлова // Радиотехника. — 2016. — № 5. — С. 26-31.
29. Башкиров А.В. Низкоплотностные коды малой мощности декодирования / А.В. Башкиров, С.А. Ермаков, А.В. Муратов, А.В. Ситников, М.В. Хорошайлова // Радиотехника. — 2016. — № 5. — С. 32-37.
30. Башкиров А.В. Алгоритмы низкой сложности декодирования и архитектура для недвоичных низкоплотностных кодов / А.В. Башкиров, М.В. Хорошайлова // Радиотехника. — 2016. — № 6. — С. 10-14.
31. Башкиров А.В. Конфигурируемая архитектура декодера для QCLDPC кода / А.В. Башкиров, А.Ю. Савинков, М.В. Хорошайлова // Радиотехника. — 2016. — № 6. — С. 6-9.
32. Башкиров А.В. Параллельное недвоичное LDPC-декодирование на
графическом процессоре / А.В. Башкиров, Ю.В. Дьячков, М.В. Хорошайлова //
Вестник Воронежского государственного технического университета. — 2016.
— Т. 12. - № 4. — С. 38-43.
33. Башкиров А.В. Полностью параллельный недвоичный LDPC-декодер
с динамическим изменением частоты стробирования / А.В. Башкиров, А.В. Муратов, М.В. Хорошайлова // Вестник Воронежского государственного технического университета. — 2016. — Т. 12. - № 4. — С. 48-53.
34. Башкиров А.В. Использование стохастического вычисления для реализации недвоичного LDPC-декодера на ПЛИС / А.В. Башкиров, С.Ю. Белецкая, М.В. Хорошайлова // Вестник Воронежского государственного технического университета. — 2016. — Т. 12. - № 5. — С. 70-73.
35. Башкиров А.В. Реализация LDPC-декодера низкой сложности с использованием алгоритма MIN-SUM / А.В. Башкиров, В.И. Борисов, М.В. Хорошайлова // Вестник Воронежского государственного технического университета. — 2016. — Т. 12. - № 5. — С. 82-86.
36. Башкиров А.В. Архитектура и реализация на ПЛИС регулярных (2,
DC) NB-LDPC-декодеров / А.В. Башкиров, А.В. Муратов, М.В. Хорошайлова //
Радиотехника. — 2017. — № 6. — С. 179-183.
37. Верификация LDPC-кодов / Н.В. Астахов, А.В. Башкиров, А.С. Костюков, М.В. Хорошайлова, О.Н. Чирков // Вестник Воронежского государственного технического университета. — 2017. — Т. 13. - № 1. — С. 74-77.
38. Башкиров А.В. Использование вынужденной конвергенции для снижения сложности LDPC-декодирования / А.В. Башкиров, М.В. Хорошайлова //
Вестник Воронежского государственного технического университета. — 2017.
— Т. 13. - № 1. — С. 69-73.
39. Реализация на ПЛИС схемы квантования сообщения для NB-LDPCдекодера / Н.В. Астахов, А.В. Башкиров, С.Ю. Белецкая, М.В. Хорошайлова //
Радиотехника. — 2017. — № 6. — С. 184-189.
30
Книги
40. Астахов Н.В. Методы повышения эффективности цифровой передачи данных за счет применения декодеров на базе модифицированного алгоритма Витерби : монография / Н.В. Астахов, А.В. Башкиров, А.В. Муратов. – Воронеж : ВГТУ, 2014. — 108 с.
41. Методы и средства моделирования и верификации декодеров, построенных на базе модифицированного алгоритма Витерби : монография / А.В.
Башкиров, В.И. Борисов, А.В. Муратов, В.М. Питолин, М.В. Хорошайлова. –
Воронеж : ВГТУ, 2016. — 160 с.
Статьи и материалы конференций
42. Башкиров А.В. Разработка модифицированного алгоритма Витерби
для реализации на ПЛИС / А.В. Башкиров, А.В. Муратов // сб. тр. XVIII междунар. науч.-техн. конф. Радиолокация, навигация, связь – RLNC 2012. – Воронеж. – 2012. – С. 427-436.
43. Башкиров А.В. Современные методы декодирования недвоичных кодов с малой плотностью проверок на четность: краткий обзор и сравнение /
А.В. Башкиров, Ю.С. Науменко // Современные проблемы радиоэлектроники:
труды всерос. науч.-техн. конф. – Красноярск. – 2013. – С. 414-416.
44. Башкиров А.В. Стандарты применения кодов с малой плотностью
проверок на четность / А.В. Башкиров, Ю.С. Науменко // Современные проблемы радиоэлектроники: труды всерос. науч.-техн. конф. – Красноярск. – 2013. –
С. 420-421.
45. Башкиров А.В. Недвоичные низкоплотностные коды: алгоритмы декодирования и их вычислительная сложность. / А.В. Башкиров, А.И. Климов,
Ю.С. Науменко // Труды международного симпозиума Надежность и качество.
– Пенза: ПГУ. – 2013. – Т. 2. – № 1-1. – С. 19.
46. Башкиров А.В. Исследование влияния характеристик цифровых генераторов шума на результаты оценки параметров помехоустойчивых кодеков.
/ А.В. Башкиров, Ю.С. Науменко // Охрана, безопасность, связь – 2013: материалы Междунар. науч.-практ. конф. – Воронеж: Воронежский институт МВД
России. – 2014. – Ч. 1. – С. 49-51.
47. Башкиров А.В. Широкополосная PLC-технология / А.В. Башкиров,
А.В. Муратов, И.В. Свиридова // Труды международного симпозиума Надежность и качество. – Пенза: ПГУ. – 2015. – Т. 2. – С. 148-149.
48. Краткий анализ корректирующей способности кодов БоузаЧоудхури-Хоквингема / А.В. Башкиров, Ю.В. Дьячков, А.В. Муратов, М.В. Хорошайлова // Проблемы передачи и обработки информации в сетях и системах
телекоммуникаций: материалы 18-й Междунар. науч.-техн. конф. – М. : «Горячая линия-Телеком». – 2015. – С. 42-44.
49. Башкиров А.В. Реализация итеративного алгоритма декодирования
для LDPC кодов в MATLAB / А.В. Башкиров, А.В. Муратов, М.В. Хорошайлова // Проблемы передачи и обработки информации в сетях и системах телекоммуникаций: материалы 18-й Междунар. науч.-техн. конф. – М. : «Горячая линия-Телеком». — 2015. — С. 32-34.
50. Анализ структуры, декодирования и оптимизации гибридных недвоичных LDPC-кодов / Н.В. Астахов, А.В. Башкиров, А.В. Муратов, В.М. Пито-
31
лин, М.В. Хорошайлова // Труды международного симпозиума Надежность и
качество. – Пенза: ПГУ. – 2017. – Т. 1. – С. 355-359.
51. Башкиров А.В. Модель недвоичного LDPC-декодера низкой сложности реализации на основе расширенного алгоритма Min-Sum / А.В. Башкиров //
International Conference on Recent Advances in Engineering, Technology and Applied Sciences, USA, Detroit, – 2017. – С. 293-305. (Материалы международной
конференции)
Зарегистрированные патенты на изобретения:
52. Пат. № 2604985 Российская Федерация, МПК G06F 17/50. Способ
организации вычислений на графических процессорах для моделирования помехоустойчивости низкоплотностных кодеков / Башкиров А.В., Климов А.И.,
Науменко Ю.С. ; заявитель и патентообладатель Воронежский государственный технический университет. - № 2014145373/08 ; заявл. 11.11.2014 ; опубл.
20.12.2016, Бюл. № 35. – 2 с.
Зарегистрированные программы для ЭВМ:
53. Башкиров А.В. Среда ускоренного моделирования помехоустойчивых низкоплотностных кодеков в гетерогенных вычислительных системах /
А.В. Башкиров, Ю.С. Науменко. —М. : ФГАНУ «Центр информационных технологий и систем органов исполнительной власти». — № 50201450816 от
04.12.2014.
Подписано в печать 23.03.2018.
Формат 60x84/16. Бумага для множительных аппаратов.
Усл. печ. л. 2,0. Тираж 90 экз. Заказ № __
ФГБОУ ВО «Воронежский государственный технический университет»
394026 Воронеж, Московский просп., 14 32
1/--страниц
Пожаловаться на содержимое документа