close

Вход

Забыли?

вход по аккаунту

?

Архитектура частично параллельных LDPC-декодеров с реализацией на ПЛИС

код для вставкиСкачать
На правах рукописи
ХОРОШАЙЛОВА Марина Владимировна
АРХИТЕКТУРА ЧАСТИЧНО ПАРАЛЛЕЛЬНЫХ LDPC-ДЕКОДЕРОВ С
РЕАЛИЗАЦИЕЙ НА ПЛИС
Специальность 05.12.04 – Радиотехника, в том числе системы
и устройства телевидения
АВТОРЕФЕРАТ
диссертации на соискание ученой степени
кандидата технических наук
Воронеж – 2018
Работа выполнена в ФГБОУ ВО «Воронежский государственный
технический университет»
Научный руководитель:
Башкиров Алексей Викторович
кандидат технических наук, доцент
Официальные оппоненты:
Полушин Петр Алексеевич,
доктор технических наук, доцент,
ФГБОУ ВО «Владимирский
государственный университет имени
Александра Григорьевича и Николая
Григорьевича Столетовых», профессор
кафедры «Радиотехники и радиосистем»;
Лихобабин Евгений Александрович,
кандидат технических наук, доцент,
ФГБОУ ВО «Рязанский
государственный радиотехнический
университет», доцент
кафедры «Телекоммуникаций и основ
радиотехники»
Ведущая организация:
ФГБОУ ВО «Пензенский государственный
университет»
Защита состоится «21» декабря 2018 г. в 1400 часов на заседании
диссертационного совета Д 212.037.12 в конференц-зале ФГБОУ ВО
«Воронежский государственный технический университет» по адресу: 394026,
г. Воронеж, Московский просп., 14.
С диссертацией можно ознакомиться в научно-технической библиотеке
и на официальном сайте ФГБОУ ВО «Воронежский государственный
технический университет» www.cchgeu.ru.
Автореферат разослан « 15 »
Ученый секретарь
диссертационного совета,
к.т.н., доцент
ноября
2018 г.
Федоров Сергей Михайлович
ОБЩАЯ ХАРАКТЕРИСТИКА РАБОТЫ
Актуальность темы исследования. Цифровые системы передачи
данных, такие как мобильная, телевизионная, космическая и другие, на данный
момент развиваются очень интенсивно и используют беспроводные каналы, где
воздействуют различные помехи на передаваемый сигнал. Все это ведет с
высокой вероятностью к появлению ошибок на приемной стороне. Для многих
систем допустима лишь небольшая доля ошибок в обрабатываемых данных.
Поэтому возникает задача гарантии точной передачи цифровой информации
через каналы с шумами. С этой целью используется помехоустойчивое
кодирование, позволяющее повысить многочисленные необходимые свойства
систем передачи информации. На основе теории помехоустойчивого
кодирования разрабатываются способы защиты от ошибок, основывающиеся на
использовании различных помехоустойчивых кодов, позволяющих улучшить
выигрыш кодирования.
По причине того, что подвижная связь используется повсеместно,
качество предоставления беспроводной связи стремительно растет и
улучшается. Беспроводные сети передачи данных постоянно меняются и тем
самым привлекают к себе особое внимание разработчиков, основная задача
которых направлена на то, чтобы реализовать передачу данных с большей
скоростью и точностью. На сегодняшний день в беспроводных стандартах
связи наиболее конкурентоспособными считаются коды с низкой плотностью
проверок на четность LDPC (от англ. Low-Density Parity-Check, LDPC),
вследствие того, что имеют хорошие свойства исправления ошибочной
передачи данных и высоко параллельную схему декодирования.
Низкоплотностные коды (LDPC) имеют высокую производительность в
пределе теоретического максимума для надежной передачи цифровой
информации. Они достигают высоких скоростей передачи при низком
отношении сигнал/шум (от англ. Signal-to-Noise Ration, SNR) с низким
коэффициентом битовых ошибок (от англ. Bit Error Ration, BER) и имеют одни
из лучших алгоритмов декодирования. От качества и скорости декодирования
данных зависит скорость передачи данных по каналу связи. Однако при
высокой скорости передачи такие декодеры способны обрабатывать большое
количество информации и, следовательно, потребляют много энергии.
LDPC-коды широко применяются в современных цифровых системах
связи таких как: коды с высокой пропускной способностью используются в
стандарте mmWPAN (IEEE 802.15.3c), коды со средней пропускной
способностью используются в стандартах DVB-S2, DVB-T2, LTE, Wi-Fi (IEEE
802.11) и WLAN (IEEE 802.11n).
Несмотря на все свои достоинства, относительным недостатком
низкоплотностных кодов является ограниченное число доступных вариантов
архитектур декодера, что не позволяет разработчикам иметь достаточную
гибкость при достижении компромисса между требуемой пропускной
способностью и объѐмом используемых аппаратных ресурсов на ПЛИС.
Таким образом, основным и достаточно трудоемким вопросом является
разработка гибкой архитектуры LDPC декодера, обладающего высокой
производительностью, при сокращении временных ресурсов, удовлетворении
быстроты передачи информации и лимитировании потребляемой мощности.
Степень научной разработанности. На данный момент хорошо изучены
общие вопросы моделирования цифровых систем передачи информации
отечественными и зарубежными специалистами. Главные достижения в
формировании концепции помехоустойчивого кодирования внесли работы
Золотарева В.В., Егорова С.И., Зубарева Ю.Б., Колесника В.Д., MacKay D.,
Eckford A.W., Tanner R.M.
В направлении исследований синтеза конструкций LDPC кодов следует
отметить труды Зигангирова Д. К., Зигангирова К.Ш., Афанасьева В.Б., Зяблова
В.В., Иванова Ф.И., Пацей Н.В., Костелло Д., Kou Y., Richardson J.
Алгоритмической составляющей LDPC кодеков занимались Владимиров
С.М., Овечкин Г.В., Солтанов А.Г., Fossorier M.
Последние достижения в области кодирования кодами с малой
плотностью проверок на четность позволили максимально приблизиться к
границе Шеннона. Следовательно, основной задачей на сегодняшний момент
является не увеличение корректирующей способности, а разработка алгоритмов
ускоренного проектирования декодеров, обеспечивающих наилучший
компромисс в рассматриваемых системах связи, и модификации уже
существующих алгоритмов и моделей на базе универсальных ПЛИС для
увеличения вычислительной производительности декодирования и экономии
применяемых ресурсов памяти. Присутствие данной особенности позволяет
считать сохранение, либо только небольшое повышение сложности реализации
исходного низкоплотностного декодера, так как только лишь самые несложные
способы исправления возникающих ошибок сумеют гарантировать
необходимые на сегодняшний день точность и быстроту декодирования
цифровых потоков, образующую десятки Гбит/с.
Цель и задачи исследования. Целью диссертационного исследования
является разработка архитектуры частично параллельных низкоплотностных
декодеров на базе ПЛИС с целью повышения производительности
декодирования и экономии применяемых ресурсов памяти. Для достижения
поставленной цели необходимо решить следующие задачи:
1. Выполнить анализ существующих моделей и алгоритмов
декодирования низкоплотностных кодов с целью определения возможности
ускорения их выполнения, оценить их вычислительную сложность, рассмотреть
структурные схемы LDPC декодеров.
2. Разработать программируемую конфигурируемую архитектуру
частично параллельного декодера, позволяющую увеличить пропускную
способность и уменьшить объем используемой памяти с ограниченной
степенью параллелизма для уменьшения сложности реализации декодера на
ПЛИС.
2
3. Провести анализ и разработать схемные решения для уменьшения
степени параллелизма в архитектуре частично параллельного декодера,
влияющего на скорость и достоверность передачи сообщения.
4. Разработать методику моделирования низкоплотностных декодеров,
которая дает возможность работать с различными длинами LDPC кода в
различных стандартах связи на одной аппаратной платформе, позволяющая
обеспечить более высокую производительность и сокращающая временные и
аппаратные ресурсы в сравнении с известными.
Научная новизна результатов исследования. В диссертационной
работе получены следующие новые результаты.
1. Разработана программируемая архитектура частично параллельного
декодера низкоплотностных кодов, реализованная по алгоритму min-sum, в
которой для увеличения пропускной способности используются метод
векторизации, основанный на упаковке нескольких сообщений в одном блоке
памяти, который обрабатывается параллельно, и метод сворачивания
(перекрытия), чтобы использовать конфигурируемую ширину и глубину
встроенной блочной памяти соответственно.
2. Предложены схемы параллельной и последовательной циркуляции
сообщений в частично параллельной архитектуре LDPC-декодера с
уменьшенной степенью параллелизма на уровне узла обработки, позволяющей
увеличить число обработанных сообщений за такт.
3. Предложена методика проектирования конфигурируемой частично
параллельной архитектуры низкоплотностного декодера, позволяющая
использовать любой набор матрицы проверки на четность и поддерживать
автоматическую генерацию описанного на HDL декодера.
Теоретическая и практическая значимость работы. Представленная в
работе модифицированная методика моделирования декодеров позволит
исследователям получать новые научные результаты, разработчикам даст
возможность моделировать LDPC декодеры, обеспечивающие получение
большего энергетического выигрыша кодирования, позволяющая улучшить
эффективность работы современных цифровых систем передачи и хранения
информации.
Работа была выполнена в рамках одного из основных научных
направлений ФБГОУ ВО «Воронежский государственный технический
университет» «Перспективные радиоэлектронные и лазерные устройства и
системы передачи, приема, обработки и защиты информации» и ГБ НИР
2013.17 «Исследование и разработка методов оптимального проектирования
устройств и комплексов
радиоэлектронных средств». Диссертационное
исследование соответствует следующим пунктам области исследования
паспорта специальности 05.12.04 «Радиотехника, в том числе системы и
устройства телевидения»: (3) «Разработка устройств… преобразования
радиосигналов в радиосредствах различного назначения. Создание методик их
расчета и основ проектирования», (4) «Разработка и исследование методов и
алгоритмов обработки радиосигналов в радиосистемах телевидения и связи при
наличии помех. Разработка методов … защиты информации», (6)
3
«Исследование и разработка радиотехнических систем и устройств передачи
информации … с целью повышения их пропускной способности и
помехозащищенности».
В данной научно-квалификационной работе содержится решение научной
задачи повышения помехоустойчивости радиотехнических систем передачи
цифрового сигнала, за счет разработки новых частично параллельных
архитектур LDPC декодеров, что позволяет существенно сократить время
проектирования современных помехоустойчивых радиотехнических систем и
повысить их быстродействие, пропускную способность, энергетическую
эффективность.
Основные теоретические и практические результаты работы, такие как
методика проектирования частично параллельных низкоплотностных
декодеров
и
архитектурные
решения,
позволяющие
повысить
производительность и сократить время моделирования, использованы на
ведущих предприятиях радиотехнического комплекса Воронежской области
именно: АО «Концерн «Созвездие» (г. Воронеж), АО «НВП «ПРОТЕК» (г.
Воронеж).
Полученные теоретические сведения используются в процессе
преподавания дисциплин, читаемых в ФГБОУ ВО «Воронежский
государственный технический университет» для бакалавров направлений
11.03.03 «Конструирование и технология электронных средств» (профиль
«Проектирование и технология радиоэлектронных средств»), 12.03.01
«Приборостроение»
(профиль
«Приборостроение»)
и
11.04.03
«Конструирование и технология электронных средств» (магистерская
программа
«Автоматизированное
проектирование
и
технология
радиоэлектронных средств специального назначения»).
Методология и методы исследования. В диссертационной работе
использованы методы математической статистики, теории вероятностей,
методы теории систем передачи информации, технологии модульного и
объектно-ориентированного программирования, методы имитационного
моделирования.
Положения, выносимые на защиту.
1. Два типа частично параллельной архитектуры декодера, реализуемые
на ПЛИС: параллельная циркуляция, архитектура последовательной обработки
строк / столбцов и последовательная циркуляция, архитектура параллельной
обработки строк / столбцов. Данные архитектуры позволяют уменьшить время
простоя в 1,5 раза для блоков обработки, вычисляя, во время одной итерации,
кодовые слова параллельно.
2. Приведена модификация архитектуры блока обработки проверочного
узла, которая позволяет объединить два низкоуровневых блока обработки CN
для обработки одной строки высокого уровня. Такая оптимизация уменьшает
количество входов и выходов в 1.5 раза, необходимых каждому блоку
обработки CN в предлагаемой архитектуре.
3. Предложено расширение к частично параллельной архитектуре
декодера включать обработку векторного сообщения, чтобы воспользоваться
4
конфигурируемой шириной блока ОЗУ. Слова в блоке ОЗУ обрабатываются как
короткие векторы, а подходящие функциональные блоки и структуры
выравнивания данных создаются для реализации настраиваемого векторного
процессора для заданного кода. В результате предлагаемый подход сокращает
время разработки пользовательской векторной архитектуры для заданного кода
и заданной платформы ПЛИС почти в 2 раза, повышает пропускную
способность декодера для LDPC кодов в 1,5 раза.
4. Предложена методика проектирования, в которой данная архитектура
является конфигурируемой при проектировании и сокращает время разработки,
поддерживает любой набор матрицы проверки на четность. Кроме того, этот
поток проектирования автоматически генерирует описание HDL декодера,
который может быть синтезирован на ПЛИС. Эмпирическим путем оценен
прирост производительности для кодов 100 < N < 7000, соответствующий 10 %.
Степень достоверности полученных результатов подтверждается
применением стандартных методик для исследования характеристик устройств
телекоммуникаций, сопоставление результатов диссертационной работы с
ранее известными данными.
Апробация результатов. Основные результаты диссертационной работы
доложены на следующих конференциях и семинарах:
2-ая
Международная
научно-практическая
конференция
«Антропоцентрические науки: инновационный взгляд на образование и
развитие личности». 2015, Воронеж;
- 18-ая Всероссийская научно-техническая конференция «Современные
проблемы радиоэлектроники». 2015 г, Красноярск;
- 18-ая Международная научно-техническая конференция. «Проблемы
передачи и обработки информации в сетях и системах телекоммуникаций».
2015 г, Рязань;
- 3-я Международная конференции с элементами научной школы
«Актуальные проблемы энергосбережения и эффективности в технических
системах». 2016 г. Тамбов;
- Труды международного симпозиума «Надежность и качество». 2017 г,
Пенза.
- Международная конференция «International Conference on Recent
Advances in Engineering, Technology and Applied Sciences». 2017 г, USA, Detroit.
Публикации. По материалам диссертационной работы опубликовано 28
работ. Из них 20 статей представлено в ведущих рецензируемых научных
журналах из перечня ВАК, 7 тезисов докладов на международных и
всероссийских конференциях, 2016 году опубликована монография.
Личный вклад автора состоит в исследовании различных алгоритмов
декодирования [4, 6, 21, 22, 23, 24, 25, 26, 27, 28, 29]; в исследовании
архитектуры декодирования LDPC-кодов [5, 8, 9, 13, 14]; в разработке
архитектуры частично параллельного низкоплотностного декодера с
улучшенной сетью маршрутизации, основанной на проводных соединениях, а
также модифицированным блоком обработки проверочно узла [1, 2, 3, 12];
автором предложено решение использования конфигурируемой ширины блока
5
ОЗУ в частично параллельном низкоплотностном декодере [7, 11, 18]; в
разработке
методики
проектирования
конфигурируемой
частично
параллельной архитектуры низкоплотностного декодера с реализацией на
ПЛИС [10, 15, 16, 17, 19, 20]
Структура и объем работы. Диссертационная работа состоит из
введения, четырех глав, заключения, библиографического списка. Основная
часть изложена на 113 страницах, содержит 4 таблицы, 40 рисунков.
Библиографический список состоит из 95 наименований.
ОСНОВНОЕ СОДЕРЖАНИЕ РАБОТЫ
Во введении обоснована актуальность темы диссертации, сформулированы цель и задачи исследования, определены научная новизна и практическая
ценность работы, предложены и обоснованы пути решения поставленных задач, приведено краткое описание работы, изложены основные научные положения и результаты, выносимые на защиту.
В первой главе рассматриваются общие принципы работы систем
передачи данных. Показано, что одними из наиболее энергетически
эффективных корректирующих кодов являются коды с низкой плотностью
проверок на четность (LDPC). Особое внимание уделено рассмотрению
основных алгоритмов декодирования, пригодных для программой реализации.
Далее подробно рассматриваются алгоритмы декодирования низкоплотностных кодов с малой плотностью проверок на четность, нашедшие наибольшее распространение в современных стандартах радиосвязи, подходящие для
программной реализации и эмпирического моделирования, а именно:
- алгоритм BF (Bit Flip) с инвертированием бита (с жесткими решениями);
- логарифмическая версия алгоритма BP (logBP);
- алгоритм BP (Belief Propagation) распространения доверия (с мягкими
решениями).
Эмпирическим путем проведена оценка эффективности данных
алгоритмов для декодирования низкоплотностных кодов.
Анализируются серьезные ограничения, которые возникают в некоторых
параллельных архитектурах, когда в LDPC-декодерах организуется
параллельное обращение в несмежных местах расположения данных в памяти.
Кроме того, механизмы планирования передачи сообщений, используемые при
LDPC-декодировании, рассматриваются с целью анализа данных, зависимостей
и производительности этих алгоритмов при использовании в параллельных
вычислительных
архитектурах.
Решения
масштабируемости
LDPC
декодирования представляют собой важный аспект для следующих поколений
многоядерных архитектур, которые, ожидаемо, будут иметь большее
количество ядер.
Приведено сравнение аппаратных ресурсов различных архитектур LDPCдекодера. Показано, что реализация алгоритма LDPC-декодирования в
полностью параллельной архитектуре имеет наименьшую площадь, так как
этого достаточно, чтобы иметь только один блок проверочных узлов и один
6
функциональный блок контрольных узлов. Полностью последовательная
архитектура подходит для цифровых сигнальных процессоров (от англ. Digital
Signal Processor, DSP), в которых есть только несколько функциональных
блоков, доступных для использования. В последовательном декодере скорость
декодирования является очень низкой.
Проведен обзор ПЛИС, изготавливаемых ведущими компаниями Xilinx и
Altera, показаны их сходства и различия.
Рассмотрен
метод
модельно-ориентированного
подхода
для
проектирования на ПЛИС, представлено его сравнение с классическими
методами, показано, что метод модельно-ориентированного проектирования
имеет преимущества на каждом этапе разработки модели.
Во второй главе проведен анализ основных архитектур декодеров
низкоплотностных кодов. Память для хранения данных может быть
реализована с помощью конфигурируемых (в зависимости от длин кода) блоков
ОЗУ.
Проведен обзор реализации LDPC декодеров на ПЛИС, имеющих
различные архитектуры и конструктивные параметры, представляющие
различные возможности пропускной и корректирующей способностей,
рассмотрены основные компоненты ПЛИС.
Можно заметить, что реализации архитектур на ПЛИС представляют
широкий диапазон архитектурных вариаций с разной степенью параллелизма
на разных уровнях, которые направлены на различные компромиссы между
возможностями пропускной и корректирующей способностями. Полностью
параллельное решение обеспечивает повышенную пропускную способность, но
и большую площадь реализации на ПЛИС из-за сети маршрутизации, а также
низкую гибкость. Частично параллельные решения используют память для
хранения сообщений на основе блоков ОЗУ, ориентированых для реализации на
ПЛИС.
Что касается будущего использования LDPC кодов и архитектур
декодера, пропускная способность и гибкость будут представлять собой очень
важные функции. Что касается пропускной способности, будущая цифровая
связь потребует десятков или сотен Гбит / с, что вызовет новые архитектурные
проблемы.
Разработаны две частично параллельной архитектуры декодера:
параллельная циркуляция, архитектура последовательной обработки строк /
столбцов и последовательная циркуляция, архитектура параллельной обработки
строк / столбцов. Данные архитектуры позволяют уменьшить время простоя в 1,5
раза для блоков обработки, вычисляя, во время одной итерации, кодовые слова
параллельно.
Представлены две конкретные оптимизации, называемые векторизация и
сворачивание для использования конфигурируемой ширины и глубины
встроенной памяти в ПЛИС для повышения пропускной способности декодера
для частично параллельных LDPC-декодеров. В методе сворачивания показано,
что низкоплотностные LDPC коды с очень большим количеством циркулянтов
7
могут быть реализованы на ПЛИС с небольшим количеством блоков
встроенной памяти.
Ключевым вкладом здесь является конфигурируемая архитектура
векторного декодера для LDPC кодов, которая может быть настроена для
данного кода и заданной ПЛИС, которая представляет собой набор
ограниченных ресурсов, путем выбора соответствующей степени конвейерной
обработки функциональных блоков и автоматической генерации логики
выравнивания данных. В результате предлагаемый подход сокращает время
разработки пользовательской векторной архитектуры для заданного кода и
заданной платформы ПЛИС.
Метод перекрытия сообщений используется для улучшения пропускной
способности частично параллельного декодера.
В декодере каждый блок ОЗУ содержит несколько сообщений. Возможны
конфликты памяти, если блоки CN и VN попытаются получить доступ к
одному и тому же местоположению одновременно.
Рис. 1. Временные диаграммы различных алгоритмов планирования (a)
передача оригинального сообщения; (б) передача векторных сообщений; (в)
прохождение перекрывающегося сообщения; (г) векторная передача сообщений
с перекрытием
На рис. 1а показана временная диаграмма алгоритма передачи базового
сообщения, а на рис. 1в показаны преимущества перекрытия передачи
сообщений. Векторная обработка помогает улучшить производительность за
счет сокращения времени обработки блоков CN и VN (рис. 1б). Векторная
обработка может быть объединена с перекрытой передачей сообщения для
дальнейшего улучшения пропускной способности (рис. 1г).
8
Используется следующие подходы для решения данной проблемы:
1) Предлагаемая схема упаковки: память CNU и VNU может быть
смоделирована как двумерные массивы, обозначенные Lc и Lv. Сообщения от
переменной к проверке хранятся в памяти CNU посредством порядка доступа
CNU, то есть сообщение Lс    mod m пакуется как Lс 00. Сообщения от
проверки к переменной упаковываются в память VNU посредством порядка
доступа VNU, то есть сообщение Lv пакуется как Lv 00. В общем,
Lk 
сообщение
запаковывается
в
месте
в
памяти
CNU
и
Lс k  c   mod m / K k  c   mod m mod K 
Lv k  v mod m / K k  v mod m mod K  в памяти VNU. На рис. 2а показана
циклическая матрица перестановок с размером m=15 и смещением ∆=6.
Начальная строка для обработки CNU, c=8 и начальный столбец для обработки
VNU v=4. На рис. 2б показано, как сообщения L0 , L1 ,..., L15
соответствующие ненулевым позициям в перестановочной матрице, хранятся в
блоке ОЗУ.
а)
б)
Рис. 2. Упаковка сообщений для матрицы перестановки m=15 и ∆=6 когда
размер вектора K=4. а) Пример матрицы перестановки; б) предложенная
модифицированная здесь схема упаковки
Каждое сообщение появляется в двух разных местах из-за двойной
буферизации. Каждый блок ОЗУ логически разделяется на память блока VN и
память блока CN, и сообщения хранятся в разных порядках, чтобы облегчить
свободный доступ с помощью блоков обработки CN и VN.
2) Блок последовательной записи. Учитывая, что данное сообщение Lk 
отображается в разные местоположения в памяти CNU и VNU, кроме случаев,
когда ∆=0, сообщения должны быть выровнены до их записи в память.
Учитывая описанную схему двойной буферной эффективной упаковки, задача
выравнивания значительно упрощается. Нам нужно только текущее слово и
предыдущее слово, чтобы восстановить порядок ввода для блоков обработки
CN и VN. Блок выравнивания принимает четыре входа I0, I1, I2, I3 и
производит четыре выхода O1, O2, O3, O4 каждый цикл с использованием
9
аппаратной схемы, показанной на рис. 3. Предполагается, что сообщения
квантуются в q бит.
Рис. 3. Аппаратная реализация блока последовательного выравнивания
Требования к аппаратному обеспечению не высоки. Пусть
s  v  c    mod m для VNU выравнивания и s  c    v  mod m для
выравнивания CNU. Для вектора длинной К и матрицы перестановки размером
m, 1) когда s=0, или когда m mod K  0 , s mod K  0 не требуется установка
схемы выравнивания; 2) когда m mod K  0 , s mod K  0 , m mod K q-битовых
регистров необходимо; 3) когда m mod K  0 (наихудший случай), наша
реализация требует K  s mod K   m mod K  q-битовых регистров и К от двух
к одному мультиплексоров и двух компараторов. Задержка представляет собой
один цикл для любых значений с и v.
В третьей главе приведена модификация архитектуры блока обработки
проверочного узла, которая позволяет объединить два низкоуровневых блока
обработки CN для обработки одной строки высокого уровня.
Конструкции блоков обработки VN и CN также могут существенно
влиять на общие требования к аппаратным ресурсам LDPC-декодера, а также
его критический путь и, следовательно, максимальную тактовую частоту (fmax),
пропускную способность обработки и задержку. Кроме того, на этот эффект
может влиять еще и то, каким образом описание HDL кода каждого блока
обработки узла записывается и выводится в аппаратное обеспечение. Чтобы
исследовать это, были синтезированы и сопоставлены различные структуры и
реализации блоков обработки VN и CN, чтобы найти конструкцию с
оптимизированной комбинацией низкой критической длины пути и низкими
требованиями к аппаратным ресурсам.
В предлагаемой архитектуре выполняется дополнительная оптимизация
для
уменьшения
использования
аппаратных
ресурсов
декодеров,
предназначенных для обеспечения гибкости во время выполнения по
множеству матриц проверки четности, имеющих широкий диапазон скоростей
кодирования R. Смысл этого заключается в том, что многие стандартизованные
семейства кодов LDPC (такие как WiFi, WiMAX и WiGig) меняют скорость
кодирования R  1  mb / nb различных связанных кодов путем изменения числа
строк в квазициклической базовой матрице проверки четности mb, оставляя
10
число столбцов в квазициклической базовой матрице проверки четности nb без
изменений. Поскольку mb  d c  nb  d v , следовательно, матрица проверки
четности с более низкими значениями mb имеет больший ряд степеней dc. Более
конкретно, высокоскоростные коды чаще всего обладают небольшим
количеством строк, каждые из которых имеют высокие степени, наоборот, в
низкоскоростных кодах преобладает большое количество строк, каждая из
которых имеет низкие степени. Чтобы решить эту проблему, предлагаемая
архитектура позволяет объединить два низкоуровневых блока обработки CN
для обработки одной строки высокого уровня. Это удваивает количество
тактовых циклов tcb, требуемых для каждого блока, хотя это компенсируется
меньшим числом mb блоков-строк, присутствующих в этих высокоскоростных
матрицах проверки четности. Эта оптимизация уменьшает количество входов и
выходов, которые могут потребоваться каждому блоку обработки CN в
предлагаемой архитектуре. Внутренняя операция двух низкоуровневых блоков
обработки CN, которые были связаны для обеспечения функциональности
одного блока обработки CN с высокой степенью точности. Эта
функциональность может быть добавлена к выбранной архитектуре блока
обработки CN путем включения дополнительных выходов, представляющих
минимальную величину всех DС входов, а также их кумулятивный
(накапливающийся) знак. Эти выходы затем используются в качестве
необязательной дополнительной обработки в пределах связанного узла таким
образом, что каждый выход основан на минимуме своих собственных DС – 1
выходов и DС выходов парного узла. Эта схема показана на рис.4.
Рис.4. Гибкая структура CNPU, показанная с помощью DC=4. Входы с
парного CNPU показаны красным цветом, а выходы на парный CNPU показаны
синим цветом
Дополнительные входы от связанного узла показаны красным цветом, а
дополнительные выходы на парный CNPU отображаются синим цветом.
Значение L для текущей матрицы проверки четности используется в качестве
управляющего сигнала для определения того, работает ли блок обработки CN
как часть пары или нет. Эти дополнения немного увеличивают как
использование аппаратного ресурса, так и критический путь для каждой блока
11
обработки CN, поэтому они только синтезируются в предлагаемой архитектуре,
если параметр декодера F = 1 указывает, что они необходимы, по крайней мере,
для одной из поддерживаемых матриц проверки четности.
Также здесь представлена модель и реализация LDPC-декодера на основе
ПЛИС, который обладает гибкостью во время выполнения переключения
между набором различных матриц проверки на четность в течение одного
тактового цикла. Так как реализованная система декодера зависит от
параметров LDPC кода (размерности проверочной матрицы и его скорости), то
при выборе ПЛИС нужно учитывать ее параметры. Результаты моделирования
показывают, что предлагаемая архитектура обеспечивает высокий уровень
гибкости и времени выполнения, обеспечивая при этом достаточную
пропускную
способность
обработки,
требования
к
ресурсам
и
производительность исправления ошибок.
В четвертой главе предложена методика проектирования, которая
позволяет разработанной архитектуре быть гибкой, и дает возможность
организации любого набора матрицы проверки на четность. Кроме того, этот
поток проектирования автоматически генерирует описание HDL декодера (от
англ. Hardware Description Language, HDL), который может быть синтезирован
на ПЛИС.
Пример диаграммы битовых ошибок BER (от англ. Bit Error Rate, BER)
для восьми WiFi матриц проверки четности, имеющих самую короткую и
самую длинную длину блока, представлен на рис. 5a. Сопровождающий график
среднего количества итераций, необходимых для каждого кадра, представлен
на рис. 5б.
а)
б)
Рис. 5. Результаты моделирования для кодов семейства IEEE 802.11
(WiFi) с длиной блока n1 = 648 бит и n3 = 1944 бит со скоростями
декодирования R1 =1/2, R2= 2/3, R3 = 3/4 и R4= 5/6.
(a) результаты BER, предполагающие передачу двоичной фазовой
манипуляции по каналу с аддитивным белым гауссовским шумом, с
максимальным количеством итераций на один блок 18; (б) Среднее количество
итераций декодирования, требуемых для каждого блока при поиске
действительного кодового слова
12
Результаты реализации указывают на то, что предлагаемая модель
обеспечивает сокращение времени проектирования и гибкости при обработке
сообщений, сохраняя при этом заданную производительность, задержку
времени обработки, возможности исправления ошибок и использования
аппаратного ресурса.
Было выполнено битовое точечное моделирование C++ BER для
характеристики производительности коррекции ошибок синтезированного
декодера для каждой из своих целевых матриц перестановки. Эти симуляции
предполагали передачу двоичной фазовой манипуляции (от англ. Binary PhaseShift Keying, BPSK) по каналу аддитивного белого гауссовского шума (от англ.
Additive white Gaussian noise, AWGN). В результатах моделирования
рассмотрено максимум 18 итераций декодирования и минимум 100 ошибок на
измерение BER, чтобы обеспечить статистическую устойчивость. Используя
эти результаты, энергоэффективность передачи может быть охарактеризована
как значение отношения сигнал-шум канала к шуму на бит Eb/N0, при которой
предпочтительное количество битовых ошибок за единицу времени (BER)
достигается из 10-4. Наконец, среднее число итераций Ia декодирования,
необходимых для достижения этой эффективности BER при этом значении E b /
N0, было охарактеризовано и использовано для вычисления пропускной
способности декодированной обработки T,
f n R
,
T  max
ti  I a
где n – длина кодированного кадра слова, R – скорость кодирования, и ti –
количество тактовых циклов, необходимых для каждой итерации
декодирования.
Поскольку предлагаемая архитектура обрабатывает одно слово за раз,
задержка обработки может быть рассчитана как отношение длины слова
сообщения k=n-m к пропускной способности T.
Представлены практические результаты моделирования показывающие,
что короткие LDPC-коды с небольшими LLR могут использоваться для
коррекции ошибок при низком энергопотреблении, обеспечивая при этом
приемлемую скорость ошибок на бит. Результаты этого исследования полезны
для определения оптимальных LDPC кодов для приложений с малой
потребляемой мощностью.
В заключении подведены итоги всей диссертационной работы и
перечислены основные результаты исследования.
ОСНОВНЫЕ РЕЗУЛЬТАТЫ РАБОТЫ
1. Архитектура частично параллельного декодера низкоплотностных
кодов, в которой для увеличения пропускной способности используется метод
векторизации, основанный на упаковке нескольких сообщений в одном блоке
памяти, который обрабатывается параллельно. Разработанная архитектура
13
обеспечивает также сокращение количества итераций на 20-57% в зависимости
от алгоритма декодирования при одной и той же скорости декодирования и
одинаковой вероятности возникновения ошибки 10-4.
2. Разработана технология виртуализации памяти, называемая
сворачиванием, которая позволяет сообщениям от разных подматриц
квазициклического кода делиться физическим блочным ОЗУ. Это позволяет
реализовать очень большие коды, т. е. коды с очень большим количеством
подматриц (и, следовательно, ребер) эффективно на данной ПЛИС.
3. Предложено расширение к частично параллельной архитектуре
декодера включать обработку векторного сообщения, чтобы воспользоваться
конфигурируемой шириной блока ОЗУ. Слова в блоке ОЗУ обрабатываются как
короткие векторы, а подходящие функциональные блоки и структуры
выравнивания данных создаются для реализации настраиваемого векторного
процессора для заданного кода. В результате предлагаемый подход сокращает
время разработки пользовательской векторной архитектуры для заданного кода
и заданной платформы ПЛИС почти в 2 раза, повышает пропускную
способность декодера для LDPC кодов в 1,5 раза.
4. Приведены 2 типа частично параллельной архитектуры декодера,
реализуемые
на
ПЛИС:
параллельная
циркуляция,
архитектура
последовательной обработки строк / столбцов и последовательная циркуляция,
архитектура параллельной обработки строк / столбцов. Данные архитектуры
позволяют уменьшить время простоя в 1,5 раза для блоков обработки,
вычисляя, во время одной итерации, кодовые слова параллельно.
5. Приведена модификация архитектуры блока обработки проверочного
узла, которая позволяет объединить два низкоуровневых блока обработки CN
для обработки одной строки высокого уровня. Такая оптимизация уменьшает
количество входов и выходов в 1.5 раза, необходимых каждому блоку
обработки CN в предлагаемой архитектуре.
6. Предложена методика проектирования, в которой данная архитектура
является конфигурируемой при проектировании и сокращает время разработки,
поддерживает любой набор матрицы проверки на четность. Кроме того, этот
поток проектирования автоматически генерирует описание HDL декодера,
который может быть синтезирован на ПЛИС. Эмпирическим путем оценен
прирост производительности для кодов 100 < N < 7000, соответствующий 10 %.
7. Аппаратная сложность реализации программируемого (гибкого)
декодера была оценена на примере ПЛИС Virtex-4 XC4VFX140 от компании
Xilinx. Оценка требуемых параметров для реализации декодера делалась на
основе параметра параллелизма архитектуры p, длины внешних и внутренних
кодовых сообщений w, максимальной длины кодового слова Nmax и
максимального количества данных, записанных в матрице проверки на
четность Emax. А сама архитектура ПЛИС оценивалась с точки зрения общего
количества базовых логических элементов, блоков памяти, необходимых для
корректной работы декодера. Анализ показал, что даже самые сложные LDPCкоды с длиной кодового слова Nmax = 83.625 задействуют меньше 30% базовых
логических элементов ПЛИС, с использованием 98% доступной памяти ПЛИС.
14
Список работ, опубликованных автором по теме диссертации.
Публикации в изданиях, рекомендованных ВАК РФ
1. Башкиров А.В. Оптимизация аппаратной архитектуры LDPC-декодера,
применяемого в стандарте радиосвязи IEEE 802.11N / А.В. Башкиров, А.В.
Ситников, М.В. Хорошайлова // Вестник Воронежского государственного технического университета. — 2015. — Т. 11. - № 6. — С. 97-99.
2. Башкиров А.В. Реализация LDPC-декодера на массивно-параллельных
вычислительных устройствах / А.В. Башкиров, А.Ю. Савинков, М.В. Хорошайлова // Вестник Воронежского государственного технического университета. —
2015. — Т. 11. - № 6. — С. 89-91.
3. Башкиров А.В. Модель масштабирования LDPC-декодера низкой мощности с использованием алгоритмического синтеза высокого уровня / А.В.
Башкиров, Л.Н. Коротков, М.В. Хорошайлова // Вестник Воронежского государственного технического университета. — 2016. — Т. 12. - № 1. — С. 65-69.
4. Алгоритм быстрого декодирования LDPC-кода в GF(Q) / С.А. Акулинин, А.В. Башкиров, М.А. Евсеев, А.В. Муратов, М.В. Хорошайлова // Радиотехника. — 2016. — № 5. — С. 26-31.
5. Башкиров А.В. Низкоплотностные коды малой мощности декодирования / А.В. Башкиров, С.А. Ермаков, А.В. Муратов, А.В. Ситников, М.В. Хорошайлова // Радиотехника. — 2016. — № 5. — С. 32-37.
6. Башкиров А.В. Алгоритмы низкой сложности декодирования и архитектура для недвоичных низкоплотностных кодов / А.В. Башкиров, М.В. Хорошайлова // Радиотехника. — 2016. — № 6. — С. 10-14.
7. Башкиров А.В. Конфигурируемая архитектура декодера для QC-LDPC
кода / А.В. Башкиров, А.Ю. Савинков, М.В. Хорошайлова // Радиотехника. —
2016. — № 6. — С. 6-9.
8. Башкиров А.В. Параллельное недвоичное LDPC-декодирование на
графическом процессоре / А.В. Башкиров, Ю.В. Дьячков, М.В. Хорошайлова //
Вестник Воронежского государственного технического университета. — 2016.
— Т. 12. - № 4. — С. 38-43.
9. Башкиров А.В. Полностью параллельный недвоичный LDPC-декодер с
динамическим изменением частоты стробирования / А.В. Башкиров, А.В. Муратов, М.В. Хорошайлова // Вестник Воронежского государственного технического университета. — 2016. — Т. 12. - № 4. — С. 48-53.
10. Башкиров А.В. Использование стохастического вычисления для реализации недвоичного LDPC-декодера на ПЛИС / А.В. Башкиров, С.Ю. Белецкая, М.В. Хорошайлова // Вестник Воронежского государственного технического университета. — 2016. — Т. 12. - № 5. — С. 70-73.
11. Башкиров А.В. Реализация LDPC-декодера низкой сложности с использованием алгоритма MIN-SUM / А.В. Башкиров, В.И. Борисов, М.В. Хорошайлова // Вестник Воронежского государственного технического университета. — 2016. — Т. 12. - № 5. — С. 82-86.
12. Башкиров А.В. Архитектура и реализация на ПЛИС регулярных (2,
DC) NB-LDPC-декодеров / А.В. Башкиров, А.В. Муратов, М.В. Хорошайлова //
Радиотехника. — 2017. — № 6. — С. 179-183.
13. Верификация LDPC-кодов / Н.В. Астахов, А.В. Башкиров, А.С. Костюков, М.В. Хорошайлова, О.Н. Чирков // Вестник Воронежского государственного технического университета. — 2017. — Т. 13. - № 1. — С. 74-77.
15
14. Башкиров А.В. Использование вынужденной конвергенции для снижения сложности LDPC-декодирования / А.В. Башкиров, М.В. Хорошайлова //
Вестник Воронежского государственного технического университета. — 2017.
— Т. 13. - № 1. — С. 69-73.
15. Реализация на ПЛИС схемы квантования сообщения для NB-LDPCдекодера / Н.В. Астахов, А.В. Башкиров, С.Ю. Белецкая, М.В. Хорошайлова //
Радиотехника. — 2017. — № 6. — С. 184-189.
16. Хорошайлова М.В. Архитектура канального кодирования на основе
ПЛИС для 5G беспроводной сети с использованием высокоуровневого синтеза /
М.В. Хорошайлова // Вестник Воронежского государственного технического
университета. – 2018. – Т. 14. № 2. – С. 99-105.
17. Хорошайлова М.В. Verilog описание и реализация на ПЛИС LDPC декодера для высокоскоростной передачи данных / М.В. Хорошайлова // Вестник
Воронежского государственного технического университета. – 2018. – Т.
14. № 2. – С. 120-124.
18. Хорошайлова М.В. Архитектура для стохастических LDPC-декодеров
c использованием эффективной площади кристалла на основе ПЛИС / М.В. Хорошайлова // Вестник Воронежского государственного технического университета. – 2018. – Т. 14. № 1. – С. 95-100.
19. Башкиров А.В. Евклидово-ортогональная LDPC-архитектура с низким уровнем сложности для приложений малой мощности / А.В. Башкиров,
М.В. Хорошайлова, // Вестник Воронежского государственного технического
университета. – 2018. – Т. 14. № 1. – С. 116-121.
20. Башкиров А.В. Проектирование на основе ПЛИС и реализация многофункционального LDPC-декодера / А.В. Башкиров, М.В. Хорошайлова // Радиотехника. – 2018. – №7. – С. 46-51.
Книги
21. Методы и средства моделирования и верификации декодеров, построенных на базе модифицированного алгоритма Витерби : монография / А.В.
Башкиров, В.И. Борисов, А.В. Муратов, В.М. Питолин, М.В. Хорошайлова. –
Воронеж: ВГТУ, 2016. — 160 с.
Статьи и материалы конференций
22. Краткий анализ корректирующей способности кодов Боуза-ЧоудхуриХоквингема / А.В. Башкиров, Ю.В. Дьячков, А.В. Муратов, М.В. Хорошайлова
// Проблемы передачи и обработки информации в сетях и системах телекоммуникаций: материалы 18-й Междунар. науч.-техн. конф. – М. : «Горячая линияТелеком». – 2015. – С. 42-44.
23. Башкиров А.В. Реализация итеративного алгоритма декодирования
для LDPC кодов в MATLAB / А.В. Башкиров, А.В. Муратов, М.В. Хорошайлова // Проблемы передачи и обработки информации в сетях и системах телекоммуникаций: материалы 18-й Междунар. науч.-техн. конф. – М.: «Горячая линияТелеком». — 2015. — С. 32-34.
24. Хорошайлова М.В. Анализ сложности алгоритмов декодирования
недвоичных LDPC кодов / М.В. Хорошайлова // Актуальные проблемы
16
энергосбережения и эффективности в технических системах: тезисы докладов
3-ей Междунар. конф. с элементами научной школы. – 2016. – С. 155-156.
25. Khoroshaylova M.V. LDPC code and decoding algorithms / M.V.
Khoroshaylova// Антропоцентрические науки: инновационный взгляд на
образование и развитие личности: материалы II-ой междунар. науч.-практ.
конф.: в 2-х частях, под ред. Э. П. Комаровой. – 2015. – С. 225-227.
26. Khoroshaylova M.V. The LDPC decoder architecture / M.V.
Khoroshaylova// Антропоцентрические науки: инновационный взгляд на образование и развитие личности: материалы II-ой международной науч.-практ.
конференции: в 2-х частях, под ред. Э. П. Комаровой. – 2015. – С. 227-228.
27. Анализ структуры, декодирования и оптимизации гибридных недвоичных LDPC-кодов / Н.В. Астахов, А.В. Башкиров, А.В. Муратов, В.М. Питолин, М.В. Хорошайлова // Труды международного симпозиума Надежность и
качество. – Пенза: ПГУ. – 2017. – Т. 1. – С. 355-359.
28. Башкиров А.В. Анализ различных моделей LDPC декодера с
использованием ПЛИС / Н.В. Астахов, А.В. Башкиров, И.С. Бобылкин, А.В.
Муратов, М.В. Хорошайлова// International Conference on Recent Advances in
Engineering, Technology and Applied Sciences. Conference Proceedings. – 2017. –
С. 271-292. (Материалы международной конференции)
Подписано в печать 19.10.2018.
Формат 60x84/16. Бумага для множительных аппаратов.
Усл. печ. л. 1,0. Тираж 80 экз. Заказ № 161
ФГБОУ ВО «Воронежский государственный технический университет»
394026 Воронеж, Московский просп., 14
17
Документ
Категория
Без категории
Просмотров
8
Размер файла
997 Кб
Теги
архитектура, плис, декодеров, частичного, реализации, параллельное, ldpc
1/--страниц
Пожаловаться на содержимое документа