close

Вход

Забыли?

вход по аккаунту

?

Патент BY 09158

код для вставкиСкачать
ОПИСАНИЕ
ИЗОБРЕТЕНИЯ
К ПАТЕНТУ
РЕСПУБЛИКА БЕЛАРУСЬ
BY (11) 9158
(13) C1
(19)
(46) 2007.04.30
(12)
7
(51) G 06F 7/50
НАЦИОНАЛЬНЫЙ ЦЕНТР
ИНТЕЛЛЕКТУАЛЬНОЙ
СОБСТВЕННОСТИ
(54)
УСТРОЙСТВО ДЛЯ СЛОЖЕНИЯ
(21) Номер заявки: a 20040994
(22) 2004.10.27
(43) 2005.06.30
(71) Заявитель: Белорусский государственный университет (BY)
(72) Авторы: Авгуль Леонид Болеславович; Супрун Валерий Павлович (BY)
(73) Патентообладатель: Белорусский государственный университет (BY)
(56) BY 2629 C1, 1999.
BY 5117 C1, 2003.
RU 2018923 C1, 1994.
RU 2090925 C1, 1997.
JP 5073269 A, 1993.
US 4229802, 1980.
BY 9158 C1 2007.04.30
(57)
Устройство для сложения, содержащее первый элемент И и четыре элемента сложения
по модулю два, выход i-го из которых (i = 1, 2) соединен с i-м выходом устройства, отличающееся тем, что содержит элементы И со второго по двенадцатый, два полусумматора
и четыре одноразрядных двоичных сумматора, j-й вход k-го из которых (j = 1, 2, 3; k = 1,
2, 3, 4) соединен с j-м входом k-й группы устройства, третий выход которого соединен с
выходом суммы первого одноразрядного двоичного сумматора, выход переноса которого соединен с первым входом первого полусумматора, второй вход которого соединен с
BY 9158 C1 2007.04.30
выходом суммы второго одноразрядного двоичного сумматора, выход суммы соединен с
четвертым выходом устройства, а выход переноса соединен с первым входом первого
элемента И, первым входом второго элемента И, первым входом третьего элемента И,
первым входом четвертого элемента И, первым входом пятого элемента И, первым входом шестого элемента И и первым входом первого элемента сложения по модулю два,
второй вход которого соединен с выходом суммы второго полусумматора и вторым входом первого элемента И, выход которого соединен с первым входом второго элемента
сложения по модулю два, второй вход которого соединен с первым входом седьмого элемента И, первым входом восьмого элемента И и выходом переноса второго полусумматора, первый вход которого соединен с выходом переноса второго одноразрядного
двоичного сумматора и вторым входом четвертого элемента И, второй вход соединен с
первым входом девятого элемента И, первым входом десятого элемента И и выходом
суммы третьего одноразрядного двоичного сумматора, выход переноса которого соединен
с третьим входом четвертого элемента И, вторым входом девятого элемента И, первым
входом одиннадцатого элемента И и третьим входом второго элемента сложения по модулю два, четвертый вход которого соединен со вторым входом восьмого элемента И, вторым входом десятого элемента И, вторым входом одиннадцатого элемента И и выходом
суммы четвертого одноразрядного двоичного сумматора, выход переноса которого соединен с четвертым входом четвертого элемента И, вторым входом пятого элемента И, вторым входом шестого элемента И, третьим входом восьмого элемента И, первым входом
двенадцатого элемента И и первым входом третьего элемента сложения по модулю два,
второй вход которого соединен с выходом одиннадцатого элемента И и вторым входом
двенадцатого элемента И, а выход соединен с пятым выходом устройства, шестой выход
которого соединен с выходом четвертого элемента сложения по модулю два, первый вход
которого соединен с выходом четвертого элемента И, второй вход соединен с выходом
восьмого элемента И, третий вход соединен с выходом двенадцатого элемента И, четвертый вход соединен с выходом пятого элемента И, третий вход которого соединен с выходом девятого элемента И, вторым входом второго элемента И и вторым входом седьмого
элемента И, выход которого соединен с третьим входом третьего элемента сложения по
модулю два, четвертый вход которого соединен с выходом второго элемента И, пятый
вход соединен с выходом третьего элемента И, второй вход которого соединен с выходом
десятого элемента И и третьим входом шестого элемента И, выход которого соединен с
пятым входом четвертого элемента сложения по модулю два.
Изобретение относится к вычислительной технике и микроэлектронике и может быть
использовано для построения быстродействующих арифметических устройств ЭВМ и
специализированных процессоров.
Известно устройство для сложения двух трехразрядных двоичных чисел (одноразрядный восьмеричный сумматор), содержащее три элемента сложения по модулю два,
мажоритарный элемент с порогом два, мажоритарный элемент с порогом четыре и мажоритарный элемент с порогом восемь [1].
Недостатком устройства являются ограниченные функциональные возможности, так
как оно не выполняет сложение более двух двоичных чисел.
Наиболее близким по конструкции и функциональным возможностям техническим
решением к предлагаемому является устройство для сложения пяти двухразрядных двоичных чисел (четверичных цифр), содержащее четыре элемента сложения по модулю два,
два мажоритарных элемента с порогом два, два мажоритарных элемента с порогом четыре, четыре элемента ЗАПРЕТ, элемент ИЛИ и элемент И [2].
Недостатком известного устройства также являются ограниченные функциональные
возможности, поскольку оно не выполняет сложение чисел с разрядностью более двух бит.
2
BY 9158 C1 2007.04.30
Изобретение направлено на решение задачи расширения функциональных возможностей устройства за счет возможности выполнения сложения трех четырехразрядных двоичных чисел.
Названный технический результат достигается путем использования новых логических элементов, а также изменением межсоединений элементов в схеме устройства.
Устройство для сложения содержит первый элемент И и четыре элемента сложения по
модулю два, выход i-го из которых (i = 1, 2) соединен с i-м выходом устройства.
В отличие от прототипа, устройство содержит элементы И со второго по двенадцатый,
два полусумматора и четыре одноразрядных двоичных сумматора, j-й вход k-го из которых (j = 1, 2, 3; k = 1, 2, 3, 4) соединен с j-м входом k-й группы устройства. Третий выход
устройства соединен с выходом суммы первого одноразрядного двоичного сумматора,
выход переноса которого соединен с первым входом первого полусумматора. Второй вход
первого полусумматора соединен с выходом суммы второго одноразрядного двоичного
сумматора, а выход суммы соединен с четвертым выходом устройства. Выход переноса
первого полусумматора соединен с первым входом первого элемента И, первым входом
второго элемента И, первым входом третьего элемента И, первым входом четвертого элемента И, первым входом пятого элемента И, первым входом шестого элемента И и первым входом первого элемента сложения по модулю два. Второй вход первого элемента
сложения по модулю два соединен с выходом суммы второго полусумматора и вторым
входом первого элемента И, выход которого соединен с первым входом второго элемента
сложения по модулю два, второй вход которого соединен с первым входом седьмого элемента И, первым входом восьмого элемента И и выходом переноса второго полусумматора. Первый вход второго полусумматора соединен с выходом переноса второго
одноразрядного двоичного сумматора и вторым входом четвертого элемента И, второй
вход соединен с первым входом девятого элемента И, первым входом десятого элемента И
и выходом суммы третьего одноразрядного двоичного сумматора. Выход переноса третьего одноразрядного двоичного сумматора соединен с третьим входом четвертого элемента
И, вторым входом девятого элемента И, первым входом одиннадцатого элемента И и
третьим входом второго элемента сложения по модулю два. Четвертый вход второго элемента сложения по модулю два соединен со вторым входом восьмого элемента И, вторым
входом десятого элемента И, вторым входом одиннадцатого элемента И и выходом суммы
четвертого одноразрядного двоичного сумматора. Выход переноса четвертого одноразрядного двоичного сумматора соединен с четвертым входом четвертого элемента И, вторым входом пятого элемента И, вторым входом шестого элемента И, третьим входом
восьмого элемента И, первым входом двенадцатого элемента И и первым входом третьего
элемента сложения по модулю два. Второй вход третьего элемента сложения по модулю
два соединен с выходом одиннадцатого элемента И и вторым входом двенадцатого элемента И, а выход соединен с пятым выходом устройства. Шестой выход устройства соединен с выходом четвертого элемента сложения по модулю два, первый вход которого
соединен с выходом четвертого элемента И, второй вход соединен с выходом восьмого
элемента И, третий вход соединен с выходом двенадцатого элемента И, четвертый вход
соединен с выходом пятого элемента И, третий вход которого соединен с выходом девятого элемента И, вторым входом второго элемента И и вторым входом седьмого элемента И.
Выход седьмого элемента И соединен с третьим входом третьего элемента сложения по
модулю два, четвертый вход которого соединен с выходом второго элемента И, пятый
вход соединен с выходом третьего элемента И, второй вход которого соединен с выходом
десятого элемента И и третьим входом шестого элемента И, выход которого соединен с
пятым входом четвертого элемента сложения по модулю два.
На фигуре представлена схема устройства для сложения.
Устройство содержит четыре одноразрядных двоичных сумматора 1-4, два полусумматора 5 и 6, двенадцать элементов И 7-18, четыре элемента сложения по модулю два 193
BY 9158 C1 2007.04.30
22, три входа первой группы 23, 24 и 25, три входа второй группы 26, 27 и 28, три входа
третьей группы 29, 30 и 31, три входа четвертой группы 32, 33 и 34, шесть выходов 35-40.
Устройство выполняет сложение трех четырехразрядных двоичных чисел:
Y = A + B + C = 32у5 + 16у4 + 8у3 + 4у2 + 2у1 + у0,
где А = 8a3 + 4а2 + 2а1 + а0; B = 8b3 + 4b2 + 2b1 + b0; С = 8с3 + 4с2 + 2с1 + с0.
Устройство для сложения работает следующим образом.
На входы первой группы 23, 24 и 25 поступают разряды а0, b0 и с0 (в произвольном
порядке), на входы второй группы 26, 27 и 28 - разряды а1, b1 и с1 (в произвольном порядке), на входы третьей группы 29, 30 и 31 - разряды а2, b2 и с2 (в произвольном порядке), на
входы четвертой группы 32, 33 и 34 - разряды a3, b3 и с3 (в произвольном порядке) суммируемых чисел А, В и С.
На выходах 35, 36,..., 40 формируются соответственно значения разрядов у0, у1,…, у5
шестиразрядного результата Y = 32у5 + 16у4 + 8у3 + 4у2 + 2у1 + у0.
Схема устройства для сложения построена в соответствии со следующими соотношениями:
y0 = s0;
y1 = σ0;
y2 = π0 ⊕ σ1;
y3 = π0 ⊕ σ1 ⊕ π1 ⊕ p2 ⊕ s3;
y4 = π0π2 ⊕ π0π3 ⊕ π1π3 ⊕ π4 ⊕ p3;
y5 = π0π2p3 ⊕ π0π3p3 ⊕ π0p1p2p3 ⊕ π1p3s3 ⊕ π4p3,
где s0 = a0 ⊕ b0 ⊕ c0; p0 = a0b0 ∨ a0c0 ∨ b0c0;
s1 = a1 ⊕ b1 ⊕ c1; p1 = a1b1 ∨ a1c1 ∨ b1c1;
s2 = a2 ⊕ b2 ⊕ c2; p2 = a2b2 ∨ a2c2 ∨ b2c2;
s3 = a3 ⊕ b3 ⊕ c3; p3 = a3b3 ∨ a3c3 ∨ b3c3;
σ0 = p0 ⊕ s1; π0 = p0s1;
σ1 = p1 ⊕ s2; π1 = p1s2;
π2 = s2s3; π3 = p2s2; π4 = p2s3.
Здесь s0 и р0 - сигналы, формируемые соответственно на выходах суммы и переноса
одноразрядного сумматора 1; s1 и р1 - соответственно на выходах суммы и переноса одноразрядного сумматора 2; s2 и р2 - соответственно на выходах суммы и переноса одноразрядного сумматора 3; s3 и р3 - соответственно на выходах суммы и переноса
одноразрядного сумматора 4; σ0 и π0 - соответственно на выходах суммы и переноса полусумматора 5; σ1 и π1 - соответственно на выходах суммы и переноса полусумматора 6; π2 сигнал на выходе элемента И 8; π3 - сигнал на выходе элемента И 7; π4 - сигнал на выходе
элемента И 9.
Достоинствами устройства для сложения являются высокое быстродействие и широкая область применения.
Источники информации:
1. Патент РБ 5054, МПК G 06F 7/50, 2003.
2. Патент РБ 2629, МПК G 06F 7/50, 1999 (прототип).
Национальный центр интеллектуальной собственности.
220034, г. Минск, ул. Козлова, 20.
4
Документ
Категория
Без категории
Просмотров
0
Размер файла
90 Кб
Теги
09158, патент
1/--страниц
Пожаловаться на содержимое документа