close

Вход

Забыли?

вход по аккаунту

?

Патент BY 09189

код для вставкиСкачать
ОПИСАНИЕ
ИЗОБРЕТЕНИЯ
К ПАТЕНТУ
РЕСПУБЛИКА БЕЛАРУСЬ
BY (11) 9189
(13) C1
(19)
(46) 2007.04.30
(12)
7
(51) G 06F 7/49
НАЦИОНАЛЬНЫЙ ЦЕНТР
ИНТЕЛЛЕКТУАЛЬНОЙ
СОБСТВЕННОСТИ
(54)
ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО УНИТАРНЫХ КОДОВ
ПО МОДУЛЮ ТРИ
BY 9189 C1 2007.04.30
(21) Номер заявки: a 20050241
(22) 2005.03.15
(43) 2005.12.30
(71) Заявитель: Белорусский государственный университет (BY)
(72) Авторы: Супрун Валерий Павлович;
Городецкий Данила Андреевич (BY)
(73) Патентообладатель: Белорусский государственный университет (BY)
(56) BY 3270 C1, 2000.
BY 3703 C1, 2000.
BY 2314 C1, 1998.
SU 1734090 A1, 1992.
SU 1559410 A1, 1990.
US 3646332 A, 1972.
(57)
Вычислительное устройство унитарных кодов по модулю три, содержащее три элемента РАВНОЗНАЧНОСТЬ и три элемента ИЛИ, i-й (i = 1, 2) вход первого из которых
соединен с входом "равно нулю" i-го операнда, а выход соединен с первым входом i-го
элемента РАВНОЗНАЧНОСТЬ, выход которого соединен с выходом "равно i" устройства,
выход "равно нулю" которого соединен с выходом третьего элемента РАВНОЗНАЧНОСТЬ, первый вход которого соединен с выходом второго элемента ИЛИ и вторым входом первого элемента РАВНОЗНАЧНОСТЬ, а второй вход соединен с выходом третьего
элемента ИЛИ и вторым входом второго элемента РАВНОЗНАЧНОСТЬ, отличающееся
тем, что дополнительно содержит четыре элемента И, выход i-го элемента из которых соединен с i-м входом второго элемента ИЛИ, а выход (i + 2) -го элемента И соединен с i-м
входом третьего элемента ИЛИ, причем вход "равно нулю" третьего операнда соединен с
третьим входом первого элемента ИЛИ, вход "равно единице" первого операнда соединен
с первыми входами первого и третьего элементов И, вход "равно единице" второго операнда соединен со вторым входом первого элемента И и первым входом четвертого элемента И,
BY 9189 C1 2007.04.30
вход "равно единице" третьего операнда соединен с третьим входом второго элемента
ИЛИ, вход "равно двум" первого операнда соединен с первым входом второго элемента И
и вторым входом четвертого элемента И, вход "равно двум" второго операнда соединен со
вторыми входами второго и третьего элементов И, вход "равно двум" третьего операнда
соединен с третьим входом третьего элемента ИЛИ.
Изобретение относится к области вычислительной техники и микроэлектроники и
может быть использовано для построения средств аппаратурного контроля и цифровых
устройств, работающих в системе остаточных классов.
Известен сумматор унитарных кодов по модулю три, который содержит четыре элемента ИЛИ-НЕ, три элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, три элемента И, элемент СЛОЖЕНИЕ ПО МОДУЛЮ ДВА с инверсным выходом, элемент ИЛИ, девять входов и три
выхода [1].
Недостатком сумматора унитарных кодов являются низкие функциональные возможности.
Наиболее близким по функциональным возможностям и конструкции техническим решением к предлагаемому является сумматор унитарных кодов по модулю три [2]. Сумматор
содержит три элемента ИЛИ, три элемента РАВНОЗНАЧНОСТЬ, шесть входов и три выхода.
Недостатком известного сумматора являются низкие функциональные возможности,
так как он не выполняет операцию А*В + С = S (mod 3).
Изобретение направлено на решение технической задачи расширения функциональных возможностей сумматора унитарных кодов по модулю три за счет реализации операции А*В + С = S (mod 3).
Вычислительное устройство унитарных кодов по модулю три содержит три элемента
РАВНОЗНАЧНОСТЬ и три элемента ИЛИ, i-й (i = 1,2) вход первого из которых соединен
с входом "равно нулю" i-го операнда, а выход соединен с первым входом i-го элемента
РАВНОЗНАЧНОСТЬ, выход которого соединен с выходом "равно i" устройства. Выход
"равно нулю" устройства соединен с выходом третьего элемента РАВНОЗНАЧНОСТЬ,
первый вход которого соединен с выходом второго элемента ИЛИ и вторым входом первого элемента РАВНОЗНАЧНОСТЬ, а второй вход соединен с выходом третьего элемента
ИЛИ и вторым входом второго элемента РАВНОЗНАЧНОСТЬ. В отличие от прототипа
устройство дополнительно содержит четыре элемента И, выход i-го элемента из которых
соединен с i-м входом второго элемента ИЛИ, а выход (i + 2)-го элемента И соединен с i-м
входом третьего элемента ИЛИ. Вход "равно нулю" третьего операнда соединен с третьим
входом первого элемента ИЛИ. Вход "равно единице" первого операнда соединен с первыми входами первого и третьего элементов И. Вход "равно единице" второго операнда
соединен со вторым входом первого элемента И и первым входом четвертого элемента И.
Вход "равно единице" третьего операнда соединен с третьим входом второго элемента
ИЛИ. Вход "равно двум" первого операнда соединен с первым входом второго элемента И
и вторым входом четвертого элемента И. Вход "равно двум" второго операнда соединен
со вторыми входами второго и третьего элементов И. Вход "равно двум" третьего операнда соединен с третьим входом третьего элемента ИЛИ.
Названный технический результат достигается путем использования новых логических элементов (элементов И).
На чертеже (фигура) представлена схема вычислительного устройства унитарных кодов по модулю три.
Вычислительное устройство унитарных кодов по модулю три содержит три элемента
ИЛИ 1, 2 и 3, три элемента РАВНОЗНАЧНОСТЬ 4, 5 и 6, четыре элемента И 7, 8, 9 и 10,
девять входов 11, 12,…, 19 и три выхода 20,21 и 22.
Вычислительное устройство унитарных кодов по модулю три работает следующим
образом. На входы 11, 14 и 17 устройства поступает унитарный код первого операнда
2
BY 9189 C1 2007.04.30
А = (а0,а1,а2), на входы 12, 15 и 18 - унитарный код второго операнда В = (b0,b1,b2), на входы 13, 16 и 19 - унитарный код третьего операнда С = (с0,с1,с2), где
a0,b0,c0,a1,b1,c1,a2,b2,c2∈{0,1}. При этом ak = 1 (bk = 1, ck = 1) тогда и только тогда, когда
А = k (mod 3) (соответственно, В = k(mod 3) и С = k (mod 3)), где k = 0,1,2. На выходах 20,
21 и 22 устройства формируется унитарный двоичный код результата выполнения операции А*В + С = S (mod 3), где S = (s0,s1,s2) и s0,s1,s2∈{0,1}. При этом sk = 1 тогда и только
тогда, когда A*B + C = k(mod 3) и k = 0,1,2.
Логические функции S0,S1,S2, реализуемые на выходах вычислительного устройства,
представлены посредством таблицы. Логическая схема устройства для выполнения операции А*В + С = S (mod 3) в унитарных кодах по модулю три синтезирована на основе использования следующих аналитических представлениях функций So, S1, S2:
S0 = [a1b1 ∨ a2b2 ∨ c1)~(a1b2 ∨ a2b1 ∨ c2),
S1 = (a0 ∨ b0 ∨ c0)~(a1b1 ∨ a2b2 ∨ c1), S2 = (a0 ∨ b0 ∨ c0)~(a1b2 ∨ a2b1 ∨ c2),
где символом "~" обозначена логическая операция "равнозначность" (или "эквивалентность").
Дополнительным достоинством вычислительного устройства унитарных кодов по модулю три является низкая конструктивная сложность (по числу входов логических элементов), которая равна 23.
а0
11
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
Вычислительное устройство унитарных кодов по модулю три
А
В
С
S
а1
а2
b0
b1
b2
c0
c1
c2
s0
s1
14
17
12
15
18
13
16
19
20
21
0
0
1
0
0
1
0
0
1
0
0
0
1
0
0
0
1
0
0
1
0
0
1
0
0
0
0
1
0
0
0
0
0
1
0
1
0
0
1
0
0
0
0
1
0
0
1
0
0
1
0
0
0
1
0
0
0
1
0
0
0
0
0
0
1
1
0
0
1
0
0
0
0
0
1
0
1
0
0
1
0
0
0
0
1
0
0
1
0
0
1
0
1
0
0
1
0
0
1
0
1
0
1
0
0
0
1
0
0
1
1
0
1
0
0
0
0
1
0
0
1
0
0
1
0
1
0
0
0
1
1
0
0
1
0
0
1
0
0
0
1
0
0
1
0
0
0
1
1
0
1
0
0
0
1
1
0
0
0
0
1
0
0
0
1
0
1
0
1
0
1
0
0
0
1
0
0
1
0
1
0
1
1
0
0
1
0
0
1
0
0
1
1
0
0
0
1
0
0
1
0
1
1
0
0
0
0
1
0
0
0
1
0
1
0
1
0
0
0
0
0
1
0
1
0
0
1
0
1
0
0
1
0
1
0
0
0
1
0
1
0
1
0
0
1
1
0
0
0
1
0
1
0
0
1
0
1
0
0
0
0
1
0
0
1
0
0
1
1
0
3
s2
22
0
0
1
0
0
1
0
0
1
0
0
1
0
1
0
1
0
0
0
0
1
1
0
0
0
1
0
BY 9189 C1 2007.04.30
Источники информации:
1. Патент Республики Беларусь 6479, МПК G 06F 7/49, 2004.
2. Патент Республики Беларусь 3270, МПК G 06F 7/49, 2000 (прототип).
Национальный центр интеллектуальной собственности.
220034, г. Минск, ул. Козлова, 20.
4
Документ
Категория
Без категории
Просмотров
0
Размер файла
95 Кб
Теги
09189, патент
1/--страниц
Пожаловаться на содержимое документа