close

Вход

Забыли?

вход по аккаунту

?

Патент BY 16188

код для вставкиСкачать
ОПИСАНИЕ
ИЗОБРЕТЕНИЯ
К ПАТЕНТУ
РЕСПУБЛИКА БЕЛАРУСЬ
(46) 2012.08.30
(12)
(51) МПК
НАЦИОНАЛЬНЫЙ ЦЕНТР
ИНТЕЛЛЕКТУАЛЬНОЙ
СОБСТВЕННОСТИ
(54)
BY (11) 16188
(13) C1
(19)
G 06F 7/38
(2006.01)
СУММАТОР УНИТАРНЫХ КОДОВ ПО МОДУЛЮ ПЯТЬ
(21) Номер заявки: a 20101350
(22) 2010.09.17
(43) 2011.02.28
(71) Заявитель: Белорусский государственный университет (BY)
(72) Авторы: Супрун Валерий Павлович;
Городецкий Данила Андреевич (BY)
(73) Патентообладатель: Белорусский государственный университет (BY)
(56) BY a 20100357, 2010.
BY 10834 C1, 2008.
BY 7008 C1, 2005.
RU 2018931 C1, 1994.
SU 1803911 A1, 1993.
BY 16188 C1 2012.08.30
(57)
Сумматор унитарных кодов по модулю пять, характеризующийся тем, что содержит
пять элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом четыре, выход i-го, где i = 1, 2,…, 5, из
которых соединен с выходом сумматора "равно i-1" результата сложения, вход сумматора
"равно нулю" первого операнда соединен с первым инверсным входом i-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом четыре, первый вход которого соединен со входом сумматора "равно двум" первого операнда, вход сумматора "равно трем" первого операнда
BY 16188 C1 2012.08.30
соединен со вторым и третьим входами i-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом
четыре, четвертый, пятый и шестой входы которого соединены со входом сумматора
"равно четырем" первого операнда, вход сумматора "равно нулю" второго операнда соединен с седьмым, восьмым и девятым входами первого элемента ИСКЛЮЧАЮЩЕЕ
ИЛИ с порогом четыре, с седьмым и восьмым входами второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом четыре, с седьмым входом третьего элемента ИСКЛЮЧАЮЩЕЕ
ИЛИ с порогом четыре и со вторым инверсным входом пятого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом четыре, вход сумматора "равно единице" второго операнда соединен
со вторым инверсным входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом четыре, с девятым, десятым и одиннадцатым входами второго элемента ИСКЛЮЧАЮЩЕЕ
ИЛИ с порогом четыре, с восьмым и девятым входами третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом четыре и с седьмым входом четвертого элемента ИСКЛЮЧАЮЩЕЕ
ИЛИ с порогом четыре, вход сумматора "равно двум" второго операнда соединен со вторым инверсным входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом четыре, с
десятым, одиннадцатым и двенадцатым входами третьего элемента ИСКЛЮЧАЮЩЕЕ
ИЛИ с порогом четыре, с восьмым и девятым входами четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом четыре и с седьмым входом пятого элемента ИСКЛЮЧАЮЩЕЕ
ИЛИ с порогом четыре, вход сумматора "равно трем" второго операнда соединен с десятым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом четыре, со вторым инверсным входом третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом четыре, с десятым,
одиннадцатым и двенадцатым входами четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с
порогом четыре и с восьмым и девятым входами пятого элемента ИСКЛЮЧАЮЩЕЕ
ИЛИ с порогом четыре, вход сумматора "равно четырем" второго операнда соединен с
одиннадцатым и двенадцатым входами первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом четыре, с двенадцатым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом
четыре, со вторым инверсным входом четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом четыре и с десятым, одиннадцатым и двенадцатым входами пятого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом четыре.
Изобретение относится к области вычислительной техники и микроэлектроники и
может быть использовано для построения средств аппаратурного контроля и цифровых
устройств, работающих в системе остаточных классов.
Известен сумматор унитарных кодов по модулю пять, который со держит пять элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом шесть, десять входов и пять выходов [1].
Недостатком известного сумматора является высокая конструктивная сложность, которая по числу входов логических элементов равна 150.
Известный сумматор, как и изобретение, содержит пять элементов ИСКЛЮЧАЮЩЕЕ
ИЛИ с тем лишь отличием, что в заявляемом сумматоре элементы ИСКЛЮЧАЮЩЕЕ
ИЛИ выполнены с порогом четыре.
Наиболее близким по функциональным возможностям и конструкции техническим
решением к заявляемому сумматору является сумматор унитарных кодов по модулю пять,
содержащий пять элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом четыре, девять входов и
пять выходов [2].
Недостатком сумматора-прототипа является высокая конструктивная сложность, которая равна 100.
Сумматор-прототип, как и заявляемый сумматор, содержит пять элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом четыре, выход i-го, где i = 1, 2, 3, 4, 5, из которых соединен с
выходом сумматора "равно i-1" результата выполнения операции сложения.
2
BY 16188 C1 2012.08.30
Изобретение направлено на решение технической задачи уменьшения конструктивной
сложности (по числу входов логических элементов) сумматора унитарных кодов по модулю пять.
Сумматор унитарных кодов по модулю пять характеризуется тем, что содержит пять
элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом четыре, выход i-го, где i = 1, 2,…, 5, из которых соединен с выходом сумматора "равно i-1" результата сложения.
Вход сумматора "равно нулю" первого операнда соединен с первым инверсным входом i-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом четыре, первый вход которого соединен с входом сумматора "равно двум" первого операнда.
Вход сумматора "равно трем" первого операнда соединен со вторым и третьим входами i-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом четыре, четвертый, пятый и шестой
входы которого соединены с входом сумматора "равно четырем" первого операнда.
Вход сумматора "равно нулю" второго операнда соединен с седьмым, восьмым и девятым входами первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом четыре, с седьмым и
восьмым входами второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом четыре, с седьмым входом третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом четыре и со вторым
инверсным входом пятого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом четыре.
Вход сумматора "равно единице" второго операнда соединен со вторым инверсным
входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом четыре, с девятым, десятым
и одиннадцатым входами второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом четыре, с
восьмым и девятым входами третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом четыре и с седьмым входом четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом четыре.
Вход сумматора "равно двум" второго операнда соединен со вторым инверсным входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом четыре, с десятым, одиннадцатым и двенадцатым входами третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом
четыре, с восьмым и девятым входами четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с
порогом четыре и с седьмым входом пятого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом
четыре.
Вход сумматора "равно трем" второго операнда соединен с десятым входом первого
элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом четыре, со вторым инверсным входом третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом четыре, с десятым, одиннадцатым и двенадцатым входами четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом четыре и с
восьмым и девятым входами пятого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом четыре.
Вход сумматора "равно четырем" второго операнда соединен с одиннадцатым и двенадцатым входами первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом четыре, с двенадцатым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом четыре, со вторым
инверсным входом четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом четыре и с
десятым, одиннадцатым и двенадцатым входами пятого элемента ИСКЛЮЧАЮЩЕЕ
ИЛИ с порогом четыре.
Основной технический результат изобретения заключается в уменьшении конструктивной сложности логической схемы сумматора, выполняющего операцию A + B =
= S (mod 5) в унитарных кодах.
Названный эффект достигается путем изменения соединений между элементами логической схемы сумматора.
На фигуре представлена схема сумматора унитарных кодов по модулю пять. Сумматор содержит пять элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом четыре 1…5, девять
входов 6…14 и пять выходов 15…19.
Сумматор предназначен для выполнения в унитарных кодах арифметической операции A + B = S (mod 5) и работает следующим образом.
На входы сумматора 6…9 поступают значения разрядов "равно нулю", "равно двум",
"равно трем" и "равно четырем" унитарного двоичного кода первого операнда
3
BY 16188 C1 2012.08.30
А = (а0, а1, а2, а3, а4), на входы 10…14 - значения разрядов "равно нулю", "равно единице",
"равно двум", "равно трем" и "равно четырем" унитарного двоичного кода второго операнда B = (b0, b1, b2, b3, b4), где a0, a1, a2, a3, a4 ∈ {0, 1} и b0, b1, b2, b3, b4 ∈ {0, 1}.
Здесь ak = 1 и bk = 1 тогда и только тогда, когда A = k (mod 5) и B = k (mod 5), где
k = 0, 1, 2, 3, 4.
На выходах сумматора 15…19 формируется унитарный двоичный код S = (s0,s1,s2,s3,s4)
результата выполнения операции сложения A + B = S (mod 5), где s0, s1, s2, s3, s4 ∈ {0, 1}.
При этом sk = 1 тогда и только тогда, когда A + B = k (mod 5), где k = 0, 1, 2, 3, 4.
Работа сумматора унитарных кодов по модулю пять описывается таблицей истинности логических функций S0, S1, S2, S3, S4 (таблица), реализуемых на его выходах.
Сумматор унитарных кодов по модулю пять
Входы
Выходы
Унитарный двоичный код
Унитарный двоичный код
Унитарный двоичный код
первого операнда
второго операнда
результата сложения
A = (a0, al, a2, a3, a4)
B = (b0, b1, b2, b3, b4)
S = (s0, s1, s2, s3, s4)
a0
al
a2
a3
a4
b0
b1
b2
b3
b4
s0
s1
s2
s3
s4
6
7
8
9
10
11
12
13
14
15
16
17
18
19
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
0
1
0
0
0
0
1
0
0
0
1
0
0
0
0
0
0
1
0
0
0
0
1
0
0
1
0
0
0
0
0
0
0
1
0
0
0
0
1
0
1
0
0
0
0
0
0
0
0
1
0
0
0
0
1
0
1
0
0
0
1
0
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
0
1
0
0
0
1
0
0
0
0
0
1
0
0
0
0
0
1
0
0
1
0
0
0
0
0
0
1
0
0
0
0
0
1
0
1
0
0
0
0
0
0
0
1
1
0
0
0
0
0
0
1
0
0
1
0
0
0
0
0
0
1
0
0
0
0
1
0
0
0
1
0
0
0
0
0
0
1
0
0
0
1
0
0
0
0
1
0
0
0
0
0
0
1
0
0
1
0
0
0
0
0
1
0
1
0
0
0
0
0
0
1
0
0
0
0
0
0
1
0
1
0
0
0
0
0
0
1
0
1
0
0
0
0
0
0
0
1
0
0
0
0
1
0
0
1
0
0
0
0
0
0
0
1
0
0
0
1
0
0
0
1
0
0
1
0
0
0
0
0
0
0
1
0
0
0
0
1
0
0
1
0
0
0
0
0
0
1
0
0
0
0
0
1
0
0
1
0
0
0
0
0
0
1
1
0
0
0
0
0
0
0
0
1
0
0
0
0
1
0
1
0
0
0
1
0
0
0
0
0
0
0
0
1
0
0
1
0
0
0
1
0
0
0
0
0
0
0
1
0
0
0
1
0
0
0
1
0
0
0
0
0
0
1
0
0
0
0
1
0
0
0
1
0
Логическая схема сумматора унитарных кодов по модулю пять синтезирована на основе применения следующих аналитических представлений функций S0, S1, S2, S3, S4:
1, если a 0 + a 2 + 2a 3 + 3a 4 + 3b 0 + b1 + b 3 + 2b 4 = 4;
S0 = 
0 − в противном случае,
4
BY 16188 C1 2012.08.30
1, если a 0 + a 2 + 2a 3 + 3a 4 + 2b 0 + 3b1 + b 2 + b 4 = 4;
S1 = 
0 − в противном случае,
1, если a 0 + a 2 + 2a 3 + 3a 4 + b 0 + 2b1 + 3b 2 + b 3 = 4;
.
S2 = 
−
0
в
противном
случае
,

1, если a 0 + a 2 + 2a 3 + 3a 4 + b1 + 2b 2 + 3b 3 + b 4 = 4;
S3 = 
0 − в противном случае,
1, если a 0 + a 2 + 2a 3 + 3a 4 + b 0 + b 2 + 2b 3 + 3b 4 = 4;
S4 = 
0 − в противном случае.
Быстродействие сумматора, определяемое глубиной схемы, равно τ, где τ - задержка
на один логический элемент. Сложность сумматора по числу входов логических элементов равна 70, а число внешних выводов равно четырнадцати.
Основным достоинством заявляемого сумматора унитарных кодов по модулю пять
является низкая конструктивная сложность.
К дополнительным достоинствам сумматора необходимо отнести высокое быстродействие и небольшое число внешних выводов.
Источники информации:
1. Патент РБ 13821, МПК G 06 F 7/00, 7/38, 2010.
2. Заявка на патент РБ а20100357, МПК G 06 F 7/38, 2010 (прототип).
Национальный центр интеллектуальной собственности.
220034, г. Минск, ул. Козлова, 20.
5
Документ
Категория
Без категории
Просмотров
0
Размер файла
114 Кб
Теги
16188, патент
1/--страниц
Пожаловаться на содержимое документа