close

Вход

Забыли?

вход по аккаунту

?

Патент BY 12201

код для вставкиСкачать
ОПИСАНИЕ
ИЗОБРЕТЕНИЯ
К ПАТЕНТУ
РЕСПУБЛИКА БЕЛАРУСЬ
(46) 2009.08.30
(12)
(51) МПК (2006)
НАЦИОНАЛЬНЫЙ ЦЕНТР
ИНТЕЛЛЕКТУАЛЬНОЙ
СОБСТВЕННОСТИ
(54)
G 06F 7/38
ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО ПО МОДУЛЮ ТРИ
(21) Номер заявки: a 20071532
(22) 2007.12.12
(43) 2008.08.30
(71) Заявитель: Белорусский государственный университет (BY)
(72) Авторы: Супрун Валерий Павлович;
Городецкий Данила Андреевич (BY)
BY 12201 C1 2009.08.30
BY (11) 12201
(13) C1
(19)
(73) Патентообладатель: Белорусский государственный университет (BY)
(56) SU 1830528 A1, 1993.
BY 9477 С1, 2007.
BY 9341 C1, 2007.
(57)
Вычислительное устройство по модулю три, характеризующееся тем, что содержит
четыре элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, i-й, где i = 1, 2, вход первого элемента из которых соединен с входом младшего разряда i-го операнда устройства, вход
старшего разряда которого соединен с i-м входом второго элемента ИСКЛЮЧАЮЩЕЕ
ИЛИ с порогом два, и два элемента РАВНОЗНАЧНОСТЬ, выход первого из которых соединен с выходом младшего разряда устройства, выход старшего разряда которого соединен с выходом второго элемента РАВНОЗНАЧНОСТЬ, первый инверсный вход которого
соединен с первым инверсным входом первого элемента РАВНОЗНАЧНОСТЬ и с выходом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, третий и четвертый входы
которого соединены с входом старшего разряда первого операнда устройства, а пятый и
шестой входы соединены с входом старшего разряда второго операнда устройства, вход
младшего разряда которого соединен с третьим и четвертым входами второго элемента
ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, пятый и шестой входы которого соединены с
входом младшего разряда первого операнда устройства, а выход соединен с первым прямым входом i-го элемента РАВНОЗНАЧНОСТЬ, причем второй прямой вход второго
элемента РАВНОЗНАЧНОСТЬ соединен со вторым инверсным входом первого элемента
BY 12201 C1 2009.08.30
РАВНОЗНАЧНОСТЬ и с выходом третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом
два, i-й вход которого соединен с i-м входом четвертого элемента ИСКЛЮЧАЮЩЕЕ
ИЛИ с порогом два и с входом младшего разряда (i + 2)-го операнда устройства, вход
старшего разряда которого соединен с (i + 2)-м входом четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и с (i + 2)-м входом третьего элемента ИСКЛЮЧАЮЩЕЕ
ИЛИ с порогом два, (i + 4)-й вход которого соединен с входом старшего разряда (i + 2)-го
операнда устройства, вход младшего разряда которого соединен с (i + 4)-м входом четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, выход которого соединен со вторым прямым входом первого элемента РАВНОЗНАЧНОСТЬ и со вторым инверсным
входом второго элемента РАВНОЗНАЧНОСТЬ.
Изобретение относится к области вычислительной техники и автоматики и может быть
использовано для построения систем передачи и переработки дискретной информации.
Известен сумматор по модулю три, содержащий четыре элемента РАВНОЗНАЧНОСТЬ, четыре входа и два выхода [1].
Недостатком известного сумматора по модулю три являются низкие функциональные
возможности.
Наиболее близким по конструкции и функциональным возможностям техническим решением к предлагаемому является сумматор по модулю три, содержащий мажоритарный элемент
с порогом два, два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, четыре входа и два выхода [2].
Сложность сумматора (по числу входов логических элементов) равна 10, а его быстродействие, определяемое глубиной схемы, составляет 2τ, где τ - усредненная задержка на
один логический элемент.
Недостатком сумматора по модулю три являются низкие функциональные возможности, поскольку сумматор не реализует операцию (А+В)*(С+D)=S (mod 3).
Изобретение направлено на решение технической задачи расширения функциональных возможностей сумматора по модулю три за счет реализации арифметической операции (А+В)*(С+D)=S (mod 3).
Вычислительное устройство по модулю три характеризуется тем, что содержит четыре
элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, i-й (i = 1, 2) вход первого элемента из
которых соединен с входом младшего разряда i-го операнда устройства, вход старшего
разряда которого соединен с i-м входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, и два элемента РАВНОЗНАЧНОСТЬ.
Выход первого элемента РАВНОЗНАЧНОСТЬ соединен с выходом младшего разряда
устройства, выход старшего разряда которого соединен с выходом второго элемента
РАВНОЗНАЧНОСТЬ, первый инверсный вход которого соединен с первым инверсным
входом первого элемента РАВНОЗНАЧНОСТЬ и с выходом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два.
Третий и четвертый входы первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два
соединены с входом старшего разряда первого операнда устройства, а пятый и шестой
входы соединены с входом старшего разряда второго операнда устройства, вход младшего
разряда которого соединен с третьим и четвертым входами второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, пятый и шестой входы которого соединены с входом
младшего разряда первого операнда устройства, а выход соединен с первым прямым входом i-го элемента РАВНОЗНАЧНОСТЬ.
Второй прямой вход второго элемента РАВНОЗНАЧНОСТЬ соединен со вторым инверсным
входом первого элемента РАВНОЗНАЧНОСТЬ и с выходом третьего элемента ИСКЛЮЧАЮЩЕЕ
ИЛИ с порогом два, i-й вход которого соединен с i-м входом четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и с входом младшего разряда (i + 2)-го операнда устройства.
2
BY 12201 C1 2009.08.30
Вход старшего разряда (i + 2)-го операнда устройства соединен с (i + 2)-м входом четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и с (i + 2)-м входом третьего
элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, (i + 4)-й вход которого соединен с входом старшего разряда (i + 2)-го операнда устройства.
Вход младшего разряда (i + 2)-го операнда устройства соединен с (i + 4)-м входом четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, выход которого соединен со
вторым прямым входом первого элемента РАВНОЗНАЧНОСТЬ и со вторым инверсным
входом второго элемента РАВНОЗНАЧНОСТЬ.
На чертеже (фигура) представлена схема вычислительного устройства по модулю три.
Вычислительное устройство по модулю три содержит четыре элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два 1, 2, 3 и 4, два элемента РАВНОЗНАЧНОСТЬ 5 и 6, восемь
входов 7, 8, ..., 14 и два выхода 15 и 16.
Операнды А, В, С и D задаются двухразрядными двоичными кодами A = (a1, a2),
B = (bl, b2), С = (с1, с2), D = (d1, d2), где al, bl, cl, dl - младшие разряды; a2, b2, c2, d2 - старшие
разряды операндов А, В, С и D, т.е. А = а1 + 2а2, B = b1 + 2b2, С = с1 + 2с2 и D = d1 + 2d2.
В соответствии с выбранным модулем Р = 3 операнды могут принимать значения 0
(00), 1 (01), 2 (10). Результат выполнения операции (А+В)*(С+D)=S (mod 3) задается
двухразрядным двоичным кодом S = (S1, S2), где S =S1 + 2S2.
На входы 7, 9, 11 и 13 вычислительного устройства подаются значения младших разрядов al, bl, c1, dl операндов, соответственно; на входы 8, 10, 12 и 14 - значения старших
разрядов a2, b2, c2, d2 операндов А, В, С и D соответственно. На выходе 15 вычислительного устройства реализуется младший разряд S1, на выходе 16 - старший разряд S2 результата выполнения операции (А+В)*(С+D)=S (mod 3).
Логическая схема вычислительного устройства по модулю три (фигура) синтезирована по следующим аналитическим представлениям функций S1 и S2:
1, если f (a1 , a 2 , b1 , b 2 ) = g(a1 , a 2 , b1 , b 2 ) = f (c1 , c 2 , d1 , d 2 ) = g (c1 , c 2 , d1 , d 2 );
S1 = 
0 − в противном случае,
1, если f (a1 , a 2 , b1 , b 2 ) = g (a1 , a 2 , b1 , b 2 ) = f (c1 , c 2 , d1 , d 2 ) = g (c1 , c 2 , d1 , d 2 ),
S2 = 
0 − в противном случае,
где
1, если 2a1 + a 2 + 2b1 + b 2 = 2;
f (a1 , a 2 , b1 , b 2 ) = 
0 − в противном случае,
1, если a1 + 2a 2 + b1 + 2b 2 = 2;
g (a1 , a 2 , b1 , b 2 ) = 
0 − в противном случае,
1, если 2c1 + c 2 + 2d1 + d 2 = 2;
f (c1 , c 2 , d1 , d 2 ) = 
0 − в противном случае,
1, если c1 + 2c 2 + d1 + 2d 2 = 2;
g (c1 , c 2 , d1 , d 2 ) = 
0 − в противном случае,
В таблице представлены логические функции S1 и S2, описывающие работу вычислительного устройства по модулю три.
Основным достоинством вычислительного устройства по модулю три являются широкие функциональные возможности, поскольку устройство реализует операцию
(А+В)*(С+D)=S (mod 3).
Следует отметить, что быстродействие вычислительного устройства, определяемое
глубиной схемы, совпадает с быстродействием устройства-прототипа.
3
BY 12201 C1 2009.08.30
ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО ПО МОДУЛЮ ТРИ
Входы
Двоичный код
Двоичный код
Двоичный код
первого операнда второго операнда третьего операнA=(a2, a1)
B=(b2, b1)
да C=(c2, c1)
a2
a1
b2
b1
с2
с1
8
7
10
9
12
11
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
0
0
0
0
1
0
0
0
0
0
1
0
0
0
0
1
0
0
0
0
0
1
0
0
0
0
0
1
0
0
0
0
1
0
0
0
0
0
1
0
0
0
0
0
1
0
0
0
0
0
1
0
1
0
0
0
1
0
1
0
0
0
1
0
1
0
0
0
1
1
0
0
0
0
1
1
0
0
0
0
1
1
0
0
0
1
0
0
0
0
0
1
0
0
0
0
0
1
0
0
0
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
1
0
0
0
1
0
1
0
0
0
1
0
1
0
0
1
0
0
0
0
0
1
0
0
0
0
0
1
0
0
0
0
0
1
0
0
0
1
0
1
0
0
0
1
0
1
0
0
0
1
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
1
0
0
0
1
0
1
0
0
0
1
0
1
0
0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
1
0
0
1
0
1
1
0
4
Выходы
Двоичный код Двоичный код
четвертого оперезультата
ранда D=(d2, d1)
S=(s2, s1)
d2
d1
S2
S1
14
13
16
15
0
0
0
0
0
1
0
0
1
0
0
0
0
0
0
0
0
1
0
0
1
0
0
0
0
0
0
0
0
1
0
0
1
0
0
0
0
0
0
0
0
1
0
1
1
0
1
0
0
0
0
1
0
1
1
0
1
0
0
0
0
0
1
0
0
1
0
0
1
0
0
1
0
0
0
0
0
1
1
0
1
0
0
1
0
0
1
0
0
1
0
1
1
0
0
0
0
0
0
1
0
1
0
0
1
0
1
0
0
0
0
0
0
1
0
1
1
0
1
0
0
0
0
1
0
1
1
0
1
0
0
0
0
0
1
0
0
1
0
0
1
0
0
1
0
0
0
0
0
1
1
0
1
0
0
1
0
0
1
0
0
1
0
1
1
0
0
0
0
0
0
1
0
1
0
0
BY 12201 C1 2009.08.30
Входы
Выходы
Двоичный код
Двоичный код
Двоичный код
Двоичный код Двоичный код
первого операнда второго операнда первого операнда второго операнда результата
A=(a2, a1)
B=(b2, b1)
A=(a2, a1)
B=(b2, b1)
S=(s2, s1)
a2
a1
b2
b1
с2
с1
d2
d1
S2
S1
8
7
10
9
12
11
14
13
16
15
0
1
0
1
1
0
1
0
1
0
0
1
1
0
0
0
0
0
0
0
0
1
1
0
0
0
0
1
0
0
0
1
1
0
0
0
1
0
0
0
0
1
1
0
0
1
0
0
0
0
0
1
1
0
0
1
0
1
0
0
0
1
1
0
0
1
1
0
0
0
0
1
1
0
1
0
0
0
0
0
0
1
1
0
1
0
0
1
0
0
0
1
1
0
1
0
1
0
0
0
1
0
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
1
1
0
1
0
0
0
0
0
1
0
0
1
1
0
0
0
0
1
0
0
1
0
1
0
0
0
0
1
0
1
0
1
1
0
0
0
0
1
1
0
0
0
1
0
0
0
1
0
0
0
0
1
1
0
0
0
1
0
0
1
0
0
1
0
0
0
1
0
1
0
1
0
1
0
0
1
0
0
0
0
0
0
1
0
0
1
0
0
0
1
0
0
1
0
0
1
0
0
1
0
0
0
1
0
0
1
0
1
0
0
0
0
1
0
0
1
0
1
0
1
0
0
1
0
0
1
0
1
1
0
0
0
1
0
0
1
1
0
0
0
0
0
1
0
0
1
1
0
0
1
0
0
1
0
0
1
1
0
1
0
0
0
1
0
1
0
0
0
0
0
0
0
1
0
1
0
0
0
0
1
0
1
1
0
1
0
0
0
1
0
1
0
1
0
1
0
0
1
0
0
0
1
1
0
1
0
0
1
0
1
1
0
1
0
1
0
0
1
1
0
0
0
1
0
1
0
1
0
0
0
1
0
1
0
1
0
1
0
0
1
0
0
1
0
1
0
1
0
1
0
0
1
Источники информации:
1. Патент РБ 2080, МПК G 06F 7/50, 1998.
2. А.с. СССР 1830528, МПК G 06F 7/50, 1993 (прототип).
Национальный центр интеллектуальной собственности.
220034, г. Минск, ул. Козлова, 20.
5
Документ
Категория
Без категории
Просмотров
0
Размер файла
119 Кб
Теги
12201, патент
1/--страниц
Пожаловаться на содержимое документа