close

Вход

Забыли?

вход по аккаунту

?

Grebeshkov Apparatnye sredstva telekommunikacionnyh sistem uchebnoe posobie

код для вставкиСкачать
ФЕДЕРАЛЬНОЕ АГЕНТСТВО СВЯЗИ
Федеральное государственное бюджетное
образовательное учреждение высшего образования
«ПОВОЛЖСКИЙ ГОСУДАРСТВЕННЫЙ УНИВЕРСИТЕТ
ТЕЛЕКОММУНИКАЦИЙ И ИНФОРМАТИКИ»
Кафедра автоматической электросвязи
А.Ю. Гребешков
АППАРАТНЫЕ СРЕДСТВА
ТЕЛЕКОММУНИКАЦИОННЫХ
СИСТЕМ
Учебное пособие
Самара
2017
УДК 004.3:621.395
ББК
Г79
Рекомендовано к изданию методическим советом ПГУТИ
протокол № 75 от 12.05.2017 г.
Гребешков А.Ю.
Аппаратные средства телекоммуникационных систем:
учебное пособие [текст]. – Самара.: ФГБОУ ВО ПГУТИ, 2017. –
296 с.
В учебном пособии рассматриваются вопросы использования аппаратных средств в телекоммуникационных системах и
средствах связи. Приводится базовая информация по аппаратным
средствам, сведения по архитектуре и способам построения современных аппаратным средствам. Даются общие сведения по
архитектуре, характеристикам и способам применения сетевых
процессоров, процессоров ввода/вывода, процессоров цифровой
обработки сигналов. Приводятся сведения по тенденциям развития аппаратных средств.
Учебное пособие рекомендовано студентам направления
подготовки специалистов 10.05.02 «Информационная безопасность телекоммуникационных систем» и бакалаврам направления подготовки 10.03.01 «Информационная безопасность», а
также аспирантам, работникам отрасли «Связь», интересующимися вопросами применения аппаратных средств.
Рецензент:
Васин Н.Н. – д.т.н., профессор, заведующий кафедрой «Системы связи» ФГБОУ ВО ПГУТИ
 ФГБОУ ВО ПГУТИ, 2017
 А.Ю. Гребешков, 2017
СОДЕРЖАНИЕ
ВВЕДЕНИЕ.................................................................................. 8
ГЛАВА 1 ТЕЛЕКОММУНИКАЦИОННЫЕ СИСТЕМЫ И
АППАРАТНЫЕ СРЕДСТВА ДЛЯ ИХ ПОСТРОЕНИЯ .......10
1.1 МИКРОПРОЦЕССОРНАЯ ТЕХНИКА В СОСТАВЕ
ТЕЛЕКОММУНИКАЦИОННЫХ СИСТЕМ .......................................10
1.2 ГЛОБАЛЬНАЯ ИНФОРМАЦИОННАЯ ИНФРАСТРУКТУРА И
ТЕЛЕКОММУНИКАЦИИ ..............................................................12
1.3 ДИСКРЕТНЫЕ ЭЛЕМЕНТЫ И ИХ РЕАЛИЗАЦИЯ ......................14
1.4 ИЗГОТОВЛЕНИЕ И МОНТАЖ АППАРАТНЫХ СРЕДСТВ
ТЕЛЕКОММУНИКАЦИОННЫХ СИСТЕМ .......................................24
1.5 ОСНОВНЫЕ ВЫВОДЫ ПО ГЛАВЕ 1 ........................................31
1.6 ВОПРОСЫ ДЛЯ САМОКОНТРОЛЯ ПО ГЛАВЕ 1 .......................32
ГЛАВА 2 АППАРАТНЫЕ СРЕДСТВА
МИКРОПРОЦЕССОРОВ В СОСТАВЕ
ТЕЛЕКОММУНИКАЦИОННЫХ СИСТЕМ.........................33
2.1 БАЗОВЫЕ АППАРАТНЫЕ СРЕДСТВА МИКРОПРОЦЕССОРА И
ВЫЧИСЛИТЕЛЬНОЙ МАШИНЫ ...................................................33
2.2 АППАРАТНЫЕ СРЕДСТВА КОММУНИКАЦИОННЫХ УЗЛОВ ....44
2.3 АЛГОРИТМ РАБОТЫ АППАРАТНЫХ СРЕДСТВ УПРАВЛЯЮЩИХ
УСТРОЙСТВ ...............................................................................47
2.4 ОСНОВНЫЕ ВЫВОДЫ ПО ГЛАВЕ 2 ........................................50
2.5 ВОПРОСЫ ДЛЯ САМОКОНТРОЛЯ ПО ГЛАВЕ 2 .......................50
ГЛАВА 3 АППАРАТНЫЕ СРЕДСТВА
ЗАПОМИНАЮЩИХ УСТРОЙСТВ
ТЕЛЕКОММУНИКАЦИОННЫХ СИСТЕМ.........................52
3.1 КЛАССИФИКАЦИЯ И ХАРАКТЕРИСТИКИ ЗАПОМИНАЮЩИХ
УСТРОЙСТВ ...............................................................................52
3.2 ВИДЫ АППАРАТНЫХ СРЕДСТВ ЗАПОМИНАЮЩИХ
УСТРОЙСТВ ...............................................................................61
3.3 РЕАЛИЗАЦИЯ КЭШ-ПАМЯТИ ................................................66
3.4 АППАРАТНЫЕ СРЕДСТВА ВВОДА-ВЫВОДА ДАННЫХ ............69
3.5 ОСНОВНЫЕ ВЫВОДЫ ПО ГЛАВЕ 3 ........................................76
3
3.6 ВОПРОСЫ ДЛЯ САМОКОНТРОЛЯ ПО ГЛАВЕ 3 .......................76
ГЛАВА 4 АППАРАТНЫЕ СРЕДСТВА И СХЕМОТЕХНИКА
ОБРАБОТКИ ЦИФРОВЫХ СИГНАЛОВ В
ТЕЛЕКОММУНИКАЦИОННЫХ СИСТЕМАХ ...................77
4.1 АППАРАТНЫЕ СРЕДСТВА, СХЕМОТЕХНИКА И ИНТЕРФЕЙСЫ
АЦП .........................................................................................77
4.2 АППАРАТНЫЕ СРЕДСТВА, СХЕМОТЕХНИКА И ИНТЕРФЕЙСЫ
ЦАП .........................................................................................83
4.3 ХАРАКТЕРИСТИКИ АЦП И ЦАП..........................................88
4.4 КОДИРОВАНИЕ И МОДУЛЯЦИЯ, МУЛЬТИПЛЕКСИРОВАНИЕ И
ДЕМУЛЬТИПЛЕКСИРОВАНИЕ .....................................................90
4.5 ОСНОВНЫЕ ВЫВОДЫ ГЛАВЕ 4........................................... 100
4.6 ВОПРОСЫ ДЛЯ САМОКОНТРОЛЯ ПО ГЛАВЕ 4 ..................... 100
ГЛАВА 5 АППАРАТНЫХ СРЕДСТВА
ВЫЧИСЛИТЕЛЬНЫХ СЕТЕЙ И СЕТЕЙ ДОСТУПА ...... 102
5.1 АППАРАТНЫЕ СРЕДСТВА ВЫЧИСЛИТЕЛЬНЫХ СЕТЕЙ И
СЕТЕВЫЕ ПРОЦЕССОРЫ ........................................................... 102
5.2 АППАРАТНЫЕ СРЕДСТВА ТЕЛЕКОММУНИКАЦИОННЫХ
СЕТЕЙ ДОСТУПА ...................................................................... 115
5.3 ОСНОВНЫЕ ВЫВОДЫ ПО ГЛАВЕ 5 ...................................... 123
5.4 ВОПРОСЫ ДЛЯ САМОКОНТРОЛЯ ПО ГЛАВЕ 5 ..................... 124
ГЛАВА 6 АППАРАТНЫЕ СРЕДСТВА УСТРОЙСТВ
УПРАВЛЕНИЯ КОММУНИКАЦИОННОГО УЗЛА.......... 125
6.1 ОСОБЕННОСТИ АППАРАТНОГО ОБЕСПЕЧЕНИЯ
УПРАВЛЯЮЩЕГО КОМПЛЕКСА КОММУНИКАЦИОННОГО УЗЛА 125
6.2 АППАРАТНЫЕ СРЕДСТВА ПРОЦЕССОРА УПРАВЛЕНИЯ ....... 131
6.3 ОСНОВНЫЕ ВЫВОДЫ ПО ГЛАВЕ 6 ...................................... 137
6.4 ВОПРОСЫ ДЛЯ САМОКОНТРОЛЯ ПО ГЛАВЕ 6 ..................... 137
ГЛАВА 7 СПЕЦИАЛИЗИРОВАННЫЕ АППАРАТНЫЕ
СРЕДСТВА ОБРАБОТКИ СИГНАЛОВ
ТЕЛЕКОММУНИКАЦИОННЫХ СИСТЕМ....................... 138
7.1 АППАРАТНЫЕ СРЕДСТВА ЦИФРОВОЙ ОБРАБОТКИ
СИГНАЛОВ............................................................................... 138
7.2 АППАРАТНЫЕ СРЕДСТВА ВВОДА-ВЫВОДА ........................ 145
4
7.3 ОСНОВНЫЕ ВЫВОДЫ ПО ГЛАВЕ 7 ...................................... 148
7.4 ВОПРОСЫ ДЛЯ САМОКОНТРОЛЯ ПО ГЛАВЕ 7 ..................... 148
ГЛАВА 8 АППАРАТНЫЕ СРЕДСТВА ОПТИЧЕСКИХ
ТЕЛЕКОММУНИКАЦИОННЫХ СИСТЕМ....................... 149
8.1 УСТРОЙСТВА ФОРМИРОВАНИЯ, ПЕРЕДАЧИ И ОБРАБОТКИ
ОПТИЧЕСКОГО СИГНАЛА ......................................................... 149
8.2 АППАРАТНЫЕ СРЕДСТВА MEMS УЗЛА ОПТИЧЕСКОЙ
СВЯЗИ...................................................................................... 157
8.3 АППАРАТНЫЕ СРЕДСТВА ДЛЯ ПОСТРОЕНИЯ
УСТРОЙСТВ PON ..................................................................... 162
8.4 ОСНОВНЫЕ ВЫВОДЫ ПО ГЛАВЕ 8 ...................................... 165
8.5 ВОПРОСЫ ДЛЯ САМОКОНТРОЛЯ ПО ГЛАВЕ 8 ..................... 166
ГЛАВА 9 АППАРАТНЫЕ СРЕДСТВА
МИКРОПРОЦЕССОРНЫХ КОМПЛЕКТОВ
И ИХ ПРИМЕНЕНИЕ ............................................................. 167
9.1 АППАРАТНЫЕ СРЕДСТВА МИКРОПРОЦЕССОРНОГО
КОМПЛЕКТА УНИВЕРСАЛЬНОГО НАЗНАЧЕНИЯ ........................ 167
9.2 АППАРАТНЫЕ СРЕДСТВА МИКРОПРОЦЕССОРНОГО
КОМПЛЕКТА СПЕЦИАЛЬНОГО НАЗНАЧЕНИЯ ............................ 172
9.3 АППАРАТНЫЕ СРЕДСТВА МУЛЬТИПЛЕКСОРА В СИСТЕМАХ
PDH ........................................................................................ 179
9.4 АППАРАТНЫЕ СРЕДСТВА МУЛЬТИПЛЕКСОРОВ И
ТРАНСИВЕРОВ SDH ................................................................. 182
9.5 ОСНОВНЫЕ ВЫВОДЫ ПО ГЛАВЕ 9 ...................................... 187
9.6 ВОПРОСЫ ДЛЯ САМОКОНТРОЛЯ ПО ГЛАВЕ 9 ..................... 187
ГЛАВА 10 АППАРАТНЫЕ СРЕДСТВА И
СХЕМОТЕХНИКА АБОНЕНТСКИХ УСТРОЙСТВ
ТЕЛЕКОММУНИКАЦИЙ ..................................................... 188
10.1 АППАРАТНЫЕ СРЕДСТВА И СЗЕМОТЕХНИКА АБОНЕНТСКОГО
УСТРОЙСТВА ТЕЛЕФОНИИ ....................................................... 188
10.2 АППАРАТНЫЕ СРЕДСТВА АБОНЕНТСКОГО УСТРОЙСТВА ДЛЯ
IP–ТЕЛЕФОНИИ ....................................................................... 195
10.3 АППАРАТНЫЕ СРЕДСТВА АБОНЕНТСКОГО УСТРОЙСТВА
МОБИЛЬНОЙ СВЯЗИ ................................................................. 198
10.4 ОСНОВНЫЕ ВЫВОДЫ ПО ГЛАВЕ 10 .................................. 200
5
10.5 ВОПРОСЫ ДЛЯ САМОКОНТРОЛЯ ПО ГЛАВЕ 10.................. 201
ГЛАВА 11 АППАРАТНЫЕ СРЕДСТВА
ТЕЛЕКОММУНИКАЦИОННЫХ СИСТЕМ
СЛЕДУЮЩЕГО ПОКОЛЕНИЯ ........................................... 202
11.1 АРХИТЕКТУРА ТЕЛЕКОММУНИКАЦИОННЫХ СИСТЕМ
СЛЕДУЮЩЕГО ПОКОЛЕНИЯ..................................................... 202
11.2 АППАРАТНЫЕ СРЕДСТВА УСТРОЙСТВ NGN..................... 209
11.3 ОСНОВНЫЕ ВЫВОДЫ ПО ГЛАВЕ 11 .................................. 215
11.4 ВОПРОСЫ ДЛЯ САМОКОНТРОЛЯ ПО ГЛАВЕ 11.................. 215
ГЛАВА 12 УПРАВЛЕНИЕ И РАСЧЕТ ПАРАМЕТРОВ
КОНФИГУРАЦИИ АППАРАТНЫХ СРЕДСТВ ................. 216
12.1 УПРАВЛЕНИЕ КОНФИГУРАЦИЕЙ АППАРАТНЫХ СРЕДСТВ
ТЕЛЕКОММУНИКАЦИОННЫХ СИСТЕМ ..................................... 216
12.2 СИНТЕЗ КОНФИГУРАЦИИ АППАРАТНЫХ СРЕДСТВ УЗЛА
СВЯЗИ...................................................................................... 224
12.3 МОДЕЛЬ ДЛЯ ОЦЕНКИ ПАРАМЕТРОВ АППАРАТНЫХ СРЕДСТВ
СЕТЕВОГО ПРОЦЕССОРА .......................................................... 228
12.4 ОСНОВНЫЕ ВЫВОДЫ ПО ГЛАВЕ 12 .................................. 243
12.5 ВОПРОСЫ ДЛЯ САМОКОНТРОЛЯ ПО ГЛАВЕ 12.................. 243
ГЛАВА 13 РАЗВИТИЕ АППАРАТНЫХ СРЕДСТВ
ТЕЛЕКОММУНИКАЦИОННЫХ СИСТЕМ....................... 244
13.1 СОВЕРШЕНСТВОВАНИЕ ПРОЦЕССОВ ОБРАБОТКИ
ДАННЫХ .................................................................................. 244
13.2 ТЕХНОЛОГИИ ОПТИМИЗАЦИИ ВЫЧИСЛЕНИЙ................... 248
13.3 ТЕХНОЛОГИИ ОПТИМИЗАЦИИ ЭНЕРГОПОТРЕБЛЕНИЯ ...... 252
13.4 МНОГОЯДЕРНЫЕ ПРОЦЕССОРЫ ....................................... 256
13.5 ПРОГРАММНО–КОНФИГУРИРУЕМЫЕ УСТРОЙСТВА SDR . 263
13.6 ОСНОВНЫЕ ВЫВОДЫ ПО ГЛАВЕ 13 .................................. 266
13.7 ВОПРОСЫ ДЛЯ САМОКОНТРОЛЯ ПО ГЛАВЕ 13.................. 266
ГЛАВА 14 АППАРАТНЫЕ СРЕДСТВА СЕНСОРНЫХ
СЕТЕЙ....................................................................................... 267
14.1 АРХИТЕКТУРА СОСТАВ СЕНСОРНЫХ СЕТЕЙ .................... 267
14.2 АППАРАТНЫЕ СРЕДСТВА РАДИОЧАСТОТНЫХ
МЕТОК RFID ........................................................................... 275
6
14.3 ОСНОВНЫЕ ВЫВОДЫ ПО ГЛАВЕ 14 .................................. 280
14.4 ВОПРОСЫ ДЛЯ САМОКОНТРОЛЯ ПО ГЛАВЕ 14.................. 280
СПИСОК СОКРАЩЕНИЙ И ОБОЗНАЧЕНИЙ ................. 281
УЧЕБНАЯ ЛИТЕРАТУРА ..................................................... 295
7
ВВЕДЕНИЕ
Учебное пособие предназначено для студентов по направлению подготовки бакалавров 10.03.01 «Информационная безопасность» профиля подготовки «Безопасность телекоммуникационных систем» и для студентов по направлению подготовки
специалистов 10.05.02 «Информационная безопасность телекоммуникационных систем» специализации «Защита информации в
системах связи и управлении» различных форм обучения.
Учебное пособие призвано помочь в изучении основ построения, технических характеристик и схемотехники телекоммуникационных систем, их аппаратных компонент для разработки методов и средств обеспечения информационной безопасности объектов телекоммуникаций.
В настоящем ученом пособии содержится следующая учебная информация:
 основы построения и схемотехники аппаратных средств
телекоммуникаций;
 принципы построения, схемотехника и электроника
устройств обработки цифровой информации в телекоммуникационных системах;
 основные особенности схемотехники и технологии разработки микропроцессоров, построения устройств на их основе;
 принципы работы электроники микропроцессорных систем, архитектура и принципы работы микропроцессорных комплектов для построения телекоммуникационных систем и оборудования сетей связи;
 перспективные направления развития электроники аппаратных средств телекоммуникационных систем.
Учебное пособие подготовлено:
с учетом требований Федерального государственного образовательного стандарта высшего образования по направлению
подготовки специалиста 10.05.02 «Информационная безопасность телекоммуникационных систем», утвержденного приказом
Министерства образования и науки Российской Федерации от 16
ноября 2016 г., № 1426;
8
с учетом требований Федерального государственного образовательного стандарта высшего образования по направлению
подготовки бакалавра 10.03.01 «Информационная безопасность
телекоммуникационных систем», утвержденного приказом Министерства образования и науки Российской Федерации от 1 декабря 2016 г., № 1515.
9
Глава 1 Телекоммуникационные системы и аппаратные
средства для их построения
1.1 Микропроцессорная техника в составе телекоммуникационных систем
В ученом пособии под телекоммуникационной системой
понимается упорядоченная совокупность методов, правил, протоколов, технических и программных средств в их взаимосвязи и
взаимодействии, обеспечивающих передачу электронного сообщения от источника к получателю по сетям электросвязи. Основными компонентами аппаратного обеспечения телекоммуникационных систем являются компьютеры различных типов, терминальное оборудование пользователей, коммуникационные узлы и
иные средства связи. Компьютеры телекоммуникационных систем могут отличаться производительностью, конфигурацией,
выполняемыми функциями, что позволяет разделить их на рабочие станции и серверы сети.
Аппаратные средства используются в составе коммутационного узла, который представляет собой совокупность технических средств, предназначенных для обработки вызовов или заявок на обслуживание, поступающих по абонентским и соединительным линиям сети, для предоставления инициаторам этих вызовов/заявок основных и дополнительных услуг связи, а также
для учета информации о предоставлении услуги.
Также аппаратные средства используются в составе оборудования пользователя (абонентское устройство, оконечное
оборудование пользователя) – оборудование, подключенное к
сети электросвязи, для обеспечения доступа к одной или нескольким определенным службам.
Микропроцессор, МПр представляет собой синхронное
цифровое вычислительное устройство обработки данных, функционирующее на основе загружаемой программы для электронно-вычислительных машин, ЭВМ. Конструктивно микропроцессор выполняется в виде одной или нескольких интегральных микросхем. МПр предназначен для интерпретации (выполнения) программ для ЭВМ.
10
Микропроцессор включает набор различных аппаратных
компонентов, которые функционально объединены в виде центрального вычислительного (процессорного) устройства ЦПУ
(central processing unit, CPU). Согласно ГОСТ 15971–90, ЦПУ, которое также называется центральным процессором, выполняет
основные функции по обработке информации и управлению работой других аппаратных компонент микропроцессорной системы.
ЦПУ выполняет обработку данных с помощью арифметико-логического устройства (АЛУ) и встроенных устройств
кратковременного хранения данных – регистров. АЛУ позволяет
выполнять вычислительные и логические операции на аппаратном уровне, для чего имеет в своем составе сумматор, схемы базовых логических операций.
Регистры представляют собой совокупность последовательно расположенных ячеек памяти с возможностью записи/хранения /чтения данных за 1…3 такта работы МПр. Количество таких ячеек определяет разрядность регистра и равно
8,16,32, 64, 128 бит. Содержимое регистра записывается или считывается последовательно, параллельно или циклически со сдвигом через специализированный регистр – бит (флаг) переноса.
Центральное процессорное устройство поддерживает
встроенную систему команд элементарной обработки данных в
виде набора базовых операций (микроопераций) над данными,
выполняемых на аппаратном уровне: передача, запоминание и
преобразование кодов команд с помощью пересылки между регистрами МПр через логические схемы. Совокупность микроопераций позволяет осуществлять операции.
Физическая память – аппаратная часть микропроцессорной системы, в которую могут записываться и храниться, а при
необходимости – из которой считываются данные и команды.
Физическая оперативная память – память, в которой размещаются данные, обрабатываемые командами, и сами команды в
ходе непосредственного выполнения (интерпретации) программ.
Программное обеспечение (программой для ЭВМ) понимается объективная форма представления совокупности данных
и команд, предназначенных для функционирования средства
связи и иных компьютерных устройств с целью получения опре-
11
деленного результата, а также алгоритмы и технологии обработки данных, форматы и способы обмена управляющими командами и сигналами.
Интегральная (микро)схема – микроэлектронное изделие
окончательной или промежуточной формы, предназначенное для
выполнения функций электронной схемы, элементы и связи которой нераздельно сформированы в объеме и (или) на поверхности материала, на основе которого изготовлено изделие. Таким
материалом в настоящее время является кремний. Интегральная
микросхема выполняет определенную функцию преобразования,
обработки сигнала и (или) накапливания информации и имеет высокую плотность упаковки электрически соединенных элементов, компонентов или кристаллов, которые с точки зрения требований к испытаниям, поставке и эксплуатации рассматриваются
как единое целое. Обработка и преобразование данных может
означать, к примеру, аналогово-цифровое преобразование. Под
плотностью упаковки понимается отношение суммы элементов
интегральной микросхемы к объему интегральной микросхемы.
Можно выделить сверхбольшую интегральную микросхему,
СБИС где плотность упаковки составляет свыше 100 000 элементов на объём микросхемы.
1.2 Глобальная информационная инфраструктура и телекоммуникации
В настоящее время человечество движется к глобальному
информационному обществу (ГИО). В рамках ГИО все граждане
обладают равными «цифровыми правами». (ЦП), то есть каждый
гражданин в любой стране мира имеет возможность пользоваться
средствами связи и получать доступ к глобальным информационным ресурсам.
В качестве материально–технической базы ГИО используют глобальную информационную инфраструктуру (ГИИ). ГИИ
– это совокупность сетей связи, оконечного оборудования пользователей, информации, которая может быть использована для
коммуникации пользователей и передается по доступным ценам
с заданным качеством (см. рис. 1.1).
12
Рис. 1.1 – Общая схема элементов ГИИ
Информационное устройство – это персональный компьютер, планшетный компьютер, телефонный аппарат, телевизионный приёмник, факсимильный аппарат, смартфон.
В качестве платформы поддержки приложений могут
использоваться микропроцессоры в совокупности с операционными системами, микропрограммное обеспечение информационных устройств, прикладное программное обеспечение, специализированные процессоры, кодеки для преобразования информации в форму, удобную для передачи по сетям связи.
Платформы поддержки коммуникаций – это оконечное
оборудование данных, модемы, устройства доступа различного
назначения, которые непосредственно преобразуют данные для
передачи по сетям связи. Протоколы обмена – это набор правил
и форматов представления информации, которая определяет взаимосвязанное поведение взаимодействующих объектов. Примерами телекоммуникационных протоколов обмена являются http,
SIP, H.323, TCP/IP, UDP, RTP. Cеть связи состоит из устройств
связи, линий связи, технологий передачи и обработки информации. Различают транспортные сети связи и сети доступа.
Сеть доступа – совокупность абонентских линий и станций местной сети, которые обеспечивают доступ оконечного
оборудования пользователей (ООП) к транспортной сети, а
также обеспечивают местную связь без выхода на транспортную
сеть. Сети доступа создаются на основе абонентских оптических
13
или медных линий связи, линий кабельного телевидения SAT,
пассивных оптических линий связи PON, каналов радиосвязи
HSPDA/3G/LTE, спутниковым каналам c использованием сетевых технологий передачи сигналов xDSL, Ethernet, FTTH/FTTB,
DOCSIS.
Рис. 1.2 – Обобщенная структура сети связи
Транспортная сеть – осуществляет передачу или перенос
сигнала электросвязи между различными сетями доступа использованием технологий передачи оптических и электрических сигналов DWDM, GigabitEthernet, SDH, ATM. Транспортная сеть
связи, охватывает магистральные сетевые узлы, междугородние
узлы связи, а также соединяющие их каналы и линии связи.
1.3 Дискретные элементы и их реализация
Для выполнения своих вычислительных и логических
функций компьютерная техника использует логические элементы (вентили). Логический элемент – это часть электронной
логичеcкой схемы, которая реализует элементарную логическую
функцию, описывающую работу устройств компьютера. Обычно
у вентилей бывает от двух до восьми входов и один или два выхода. Чтобы представить в вентилях два логических состояния –
«1» и «0», соответствующие им входные и выходные сигналы,
имеют один из двух установленных уровней напряжения, к при-
14
меру +5 В и 0 В. Высокий уровень потенциала обычно соответствует значению «истина» (true) «1», а низкий уровень – значению «ложь» (false) – «0».
Логические элементы можно описать с помощью как функцию электрической схемы F(R), функцию таблицы истинности
F(T), функцию формулы F(Ф) и функцию диаграммы F(ε), как это
показано на рис. 1.3.
При реализации с помощью физических средств, логические функции ИЛИ, И, НЕ можно реализовать с помощью параллельного, последовательного или смешанного соединения электрических проводников, как это показано для F(R) на рис. 3.1.
Для функций F двух переменных { a , b} физическим состояниям
«включено» и «выключено» сопоставляют логическую «1» и «0
соответственно.
При выключенных ключах { a , b} = {уровень 0, уровень 0}
через резистор ток от единичного источника Е не течет, на выходах схем ИЛИ и И в исходном состоянии присутствует нулевой
потенциал «земли», что соответствует логическому нулю: F 1 = 0
и F& = 0 (см. 1F(R), 2F(R) на рис. 1.3.). На выходе F1 = 1, если
включить ИЛИa, ИЛИb ключи, что обусловлено параллельным
электрическим соединением, организующим элемент ИЛИ (дизъюнктор). Инверсно логическому сложению на выходе F & конъюнктора (элемента И) появится потенциал Е тогда и только тогда,
если замкнуть ключи И a , Иb за счет их последовательного соединения, формирующего элемент И – см. 2F(R) на рис. 1.3).
Дизъюнктор и конъюнктор реализуются в микроэлектронике на диодах и транзисторах при параллельном и последовательном соединении повторителей тока или напряжения. В отличие от них инвертор 3F(R) на рис. 1.3, можно синтезировать с помощью транзистора по схеме с общим эмиттером (истоком), преобразующей входной сигнал a на выходе F со сдвигом по фазе
на 180° или изменением входного потенциала инверсно на противоположный.
При низком потенциале на базе транзистор переход n-p-n
закрыт, имеет бесконечно высокое сопротивление, а на коллекторе присутствует потенциал
15
Рис. 1.3 – Способы описания основных логических элементов (вентилей)
Каждый логический элемент имеет свое условное обозначение, которое выражает его логическую функцию, но не указывает на то, какая именно электронная схема в нем реализована.
По стандартам схемотехники вентилям соответствуют структурные схемы (см. таблицу 1.1). Обозначения условных графических
элементов для элементов цифровой техники можно найти в
ГОСТ 2.743–91.
16
Таблица 1.1. Логические функции, вентили и таблица истинности
Тип логической функции
Символ логического
элемента (вентиля)
AND, «И»
OR, «ИЛИ»
NOT, «НЕТ»
NAND,
«НЕ–И»
NOR,
«НЕ–ИЛИ»
XOR,
«ИСКЛЮЧАЮЩЕ ИЛИ»
17
Таблица истинности
a
b
a AND b
0
0
0
0
1
0
1
1
0
1
0
1
a
0
0
1
1
b
0
1
0
1
a OR b
0
1
1
1
a
0
1
NOT a
1
0
a
b
a NAND b
0
0
1
0
1
1
1
0
1
1
1
0
a
0
0
1
1
b
0
1
0
1
a NOR b
1
0
0
0
a
0
0
1
1
b
0
1
0
1
a XOR b
0
1
1
0
Регистр или триггер — это электронная схема, широко
применяемая в регистрах компьютера для запоминания одного
разряда двоичного кода. Триггер имеет два устойчивых состояния, одно из которых соответствует «1», а другое – «0». Термин
триггер происходит от английского слова trigger — защёлка,
спусковой крючок. Для обозначения этой схемы в английском
языке чаще употребляется термин flip-flop. Самый распространённый тип триггера — так называемый RS- триггер, где «S» –
начальная буква слова «set» — установка, а «R» – начальная
буква слова «Reset» – сброс, см. рис. 1.4.
Рис. 1.4 - Обозначение и реализация RS–триггера
В RS–триггере R и S обозначают два симметричных входа,
Q и Ǭ обозначают два симметричных выхода, причем выходной
сигнал Ǭ является логическим отрицанием сигнала Q. На каждый
из двух входов S и R могут подаваться входные сигналы в виде
кратковременных импульсов. Наличие импульса на входе считается «1» а его отсутствие — «0». На рис. 1.4 показана реализация
триггера с помощью вентилей «ИЛИ—НЕ». Работу RS–триггера
можно описать следующим образом:
1. Если на входы триггера подать S = «1», R = «0», то
(независимо от состояния) на выходе Q верхнего вентиля появится «0». После этого на входах нижнего вентиля окажется R=
«0», Q= «0» и выход Ǭ станет равным «1».
2. При подаче «0» на вход S и «1» на вход R на выходе Ǭ
появится «0», а на Q= «1».
3. Если на входы R и S подана логическая «1», то состояние Q и Ǭ не меняется.
18
4. Подача на оба входа R и S логического «0» может привести к неоднозначному результату, поэтому эта комбинация
входных сигналов запрещена.
Общая схема возможных решений для выбора цифровых
устройств в телекоммуникационных системах приведена на рис.
1.5. Рассмотрим некоторые её элементы.
Комбинируя и объединяя по входам и выходам уже рассмотренные и прочие вентили можно получить аппаратные средства с фиксированной функциональностью, выполняющие заданную наперед сколь угодно сложную, но единичную функцию.
Для исполнения множества логических и арифметических операций в заданной последовательности применяются уже процессоры, которые функционируют по заранее заданной замонтированной или загружаемой программе.
К отдельному классу аппаратных средств можно отнести
микросхемы с реконфигурируемой архитектурой, можно отнести
малые затраты на разработку, возможность многократного перепрограммирования и оперативной корректировки проекта, использование проверенных серийных изделий и более простой
процесс тестирования и отладки изделия. Такие системы на программируемой логической интегральной схеме, ПЛИС являются
перспективной элементной базой для широкой номенклатуры мало- и среднесерийных изделий с ограниченными требованиями к параметрам.
Под определение ПЛИС в России понимают два класса
устройств: микросхемы CPLD (complex programmable logic
device) и микросхемы FPGA (field-programmable gate array).
Технология устройства с программируемой логикой, CPLD
содержат простые или относительно крупные программируемые
логические блоки — макроячейки, соединённые с внешними выводами и внутренними шинами.
В CPLD с простой логикой существует три вида простых
ячеек – программируемая логическая матрица PLA
(programmable logic array), программируемая матрица логических
элементов PAL (programmabe array of logic) и наконец базовая
матрица логических элементов GAL (generic array of logic).
19
Рис. 1.5 – Общая классификация компонентов аппаратных
средств в телекоммуникационных системах
Для PLA программирование осуществляется в виде формирование межсоединения (unterconnect) между входами и выходами через матрицу на элементах AND и OR. Для PAL принцип
тот же самый, однако в матрице присутствуют только элементы
AND. Детально эта схема соединения для входов (Inputs) и выходов (Outputs) показана на рис. 1.6.
При этом технология допускает только однократное программирование PAL/PLA. Более совершенная технология GAL
позволяет многократное перепрограммирование.
20
Рис. 1.6 – Архитектура аппаратных средств ПЛИС PLA с
простой логикой
В CPLD со сложной логикой применяются макроячейки
(macrocells) со сложной структурой как показано на рис. 1.7.
Рис. 1.7 – Архитектура аппаратных средств ПЛИС CLPD со
сложной логикой
Для программирования здесь используется прежде всего
программируемое межсоединение (programmable interconnect),
которое функционирует как матрица коммутатора, соединяя в
21
различных конфигурациях логические блоки между собой, либо
функционирует как мультиплексор. Функциональность CPLD со
сложной логикой кодируется в энергонезависимой памяти, поэтому при включении перепрограммировать такое устройство заново не нужно. Применяется для расширения числа входов/выходов, для предобработки сигналов (например, в качестве контроллер COM-порта, USB.
Устройство ПЛИС, изготовленное, по технологии программируемой вентильной матрицы, FPGA представляет собой матрицу логических ячеек (logic cell), т.е. цифровых устройств–вентилей, реализующих логические функции И–НЕ, ИЛИ–НЕ и т.п,
как показано на рис. 1.8.
Рис. 1.8 – Архитектура аппаратных средств ПЛИС FPGA
22
Каждое FPGA-устройство состоит из программируемых
логических ячеек LC (logical cell) или логических блоков LB
(logic blocks), которые связаны между собой программно реконфигурируемыми соединениями. Каждый такой ячейка/блок предназначены для программирования некоторой функции или ее части, однако может быть использован для других целей, например,
в качестве памяти. Логическая ячейка представляет собой блок
статической памяти, в котором логические функции задаются с
помощью таблицы преобразований с 4,5 или 6 входами. Таблица
преобразований по своим функциям соответствует таблице истинности для требуемой логической функции.
В результате, с помощью соответствующей комбинации
входных и выходных значений можно имитировать действие логической схемы. При этом логика работы ячейки/блока и состояние входов–выходов может быть задано программным образом.
Выходы логических ячеек доступны непосредственно, либо подключаются через мультиплексоры и триггеры на выходе, в результате чего создается логическая ячейка или блок. Мультиплексоры применяются для увеличения числа булевых переменных в выполняемых логических функциях.
Схемы FPGA содержат блоки умножения-суммирования,
которые широко применяются при обработке цифровых сигналов
(DSP), а также логические элементы (как правило, на базе таблиц
перекодировки — таблиц истинности) и их блоки коммутации.
Программа для задания действия FPGA хранится в распределённой памяти, которая может быть выполнена на основе энергозависимых ячеек статического ОЗУ – в этом случае программа
не сохраняется при исчезновении электропитания микросхемы,
или на основе энергонезависимых ячеек Flash-памяти или непережигаемых перемычек (antifuse) — в этих случаях программа
сохраняется при исчезновении электропитания.
Если программа хранится в энергозависимой памяти, то
при каждом включении питания микросхемы необходимо заново
конфигурировать её при помощи начального загрузчика, который
может быть встроен и в саму FPGA.
На раннем этапе развития индустрии программируемой логики ПЛИС чаще всего использовались в периферийных блоках
системы, объединяя связующие логические схемы в подсистеме
ввода/вывода или во вторичных системах управления. Сейчас
23
ПЛИС испольщуется в центральных устройствах, поскольку могут выполнить многие специализированные функции благодаря
высокой производительности и функциональности.
Другим из путей создания и развития аппаратных средств
телекоммуникационных систем является использование специализированных заказных интегральных микросхем ASIC
(application specific integrated circuit). Микросхемы ASIC выполняются производителями аппаратного обеспечения под заказ для
эффективного выполнения одной или нескольких фиксированных и алгоритмизированных задач телекоммуникационных систем. ASIC не обладают универсальностью, однако за счет аппаратной реализации алгоритмов обработки данных до 10 раз быстрее осуществляют свои функции.
ASIC и ПЛИС являются по сути альтернативными решениями. Оба решения имеют свои достоинства и недостатки. Элементы, реализованные в виде ASIC, кроме возможности получения более высоких технических показателей имеют более низкую
стоимость при крупносерийном выпуске электронных компонентов.
С другой стороны, FPGA решения позволяют поставлять
микросхемы разработчику или пользователю в незапрограммированном состоянии, а пользователь может реализовать на
них требуемое ему решение. Однако для этого требуется наличие
квалифицированных программистов и разработчиков на языке
(V)HDL.
1.4 Изготовление и монтаж аппаратных средств телекоммуникационных систем
Первая интегральная микросхема на кремниевой пластине
была продемонстрирована 12 сентября 1958 года американским
исследователем Джеком Килби руководству компании Texas
Instruments, США. Чуть позже тоже самое сделал Роббер Нойс из
компании Fairchild Semiconductor. В настоящее время на физическом уровне микропроцессоры изготавливаются в результате более чем 250 стадий производственного цикла с использованием
сложных химических процессов и таких методов, как фотолитография, ионная имплантация.
24
Основой современной элементной базы для изготовления
микропроцессора является твердотельный планарный транзистор, изготавливаемый по диффузионной технологии, на кремниевой подложке.
Подложка – заготовка из диэлектрического материала в
виде кремния, предназначенная для нанесения на неё элементов
микросхем, межэлементных или межкомпонентных соединений,
а также контактных площадок. При изготовлении ИС будущая
полупроводниковая структура последовательно формируется на
поверхности кристалла кремния в 15–25 слоях из поликремния,
металла, диэлектрика.
Кристалл – часть полупроводниковой пластины, в объёме
и на поверхности, которой сформированы элементы полупроводниковой микросхемы, межэлементные соединения и контактные
площадки. Полупроводниковая пластина – заготовка из полупроводникового материала, предназначенная для изготовления
полупроводниковых интегральных микросхем.
С 2001 года начался постепенный переход на полупроводниковые (кремниевые) пластины диаметром 300 мм, а в
2012…2015 г.г. начинается переход к полупроводниковым пластинам диаметром 450 мм. Проводимость отдельных «слоёв» будущего МПр обеспечивается поэтапной (по областям транзистора) диффузией примесей в кристаллическую структуру кремниевой подложки при температурах порядка +800°C с очень
жесткими ограничениями на градиент температуры. Для получения приемлемых характеристик градиент должен иметь порядок
± 0,1°/час.
В настоящее время существуют МПр, выполненные на
кремниевых подложках с помощью пластин диаметром 200…450
мм, что позволяет выпускать процессоры с площадью кристалла
до 300… 500 мм2. Также МПр может выпускаться в виде сборки
из нескольких больших (сверхбольших) интегральных схем.
Производство интегральных микросхем и МПр в целом
можно разбить на следующие этапы:
1) физический этап – определяет базовую технологию изготовления МПр, в т.ч. материал и способ изготовления;
2) схемотехнический этап – осуществляется разработка
логической и принципиальной электрической схемы будущего
МПр;
25
3) топологический этап – проектирование размещения
конкретных компонентов или приборов в объеме кремниевой
подложки с учётом оптимизации связей и цепей как внутри каждого слоя, так и между слоями;
4) программный этап (для МПр) – включает разработку
программного обеспечения, реализующей требуемые вычислительные и логические функции;
5) конструктивный этап – исполнение микросхемы (чипа)
в корпусе, определение количества, типа и назначения внешних
проводников для операций ввода/вывода данных.
Физический размер Мпр или ИС, будущие возможности
определенным образом связаны с технологической или проектной нормой производства.
Технологическая или проектная норма производства –
это значение максимального смещения границы топологического
элемента на кремниевой подложке при изготовлении транзистора. Топологический элемент – элемент микросхемы, определяемый своим трехмерным расположением в интегральной
схеме, предназначенной для производства.
Производственный процесс изготовления аппаратных
средств телекоммуникаций в виде интегральных схем (микросхем) можно разделить на несколько составляющих его подподпроцессов:
 формирование кристалла и нарезка платин кремния;
 формирования структур на пластине;
 сборка;
 выходной контроль.
Технологические процессы изготовления изделий в большинстве своем непрерывно-дискретные.
Непрерывные технологические процессы не могут быть
прерваны до их окончания. В случае их прерывания раньше окончание процесса в большинстве случаев изделие уходит в брак.
Например, аварийное отключение печей при проведении диффузионных процессов практически приводит к браку всей партии
пластин.
26
Дискретные технологические процессы разделяются на отдельные операции. Эти процессы можно останавливать на определенное для каждого процесса время и после некоторого перерыва можно продолжать далее. Последствия такого перерыва в
ходе процесса практически не отражаются на качестве изготовляемых изделий.
Технологический процесс изготовления ИС также принадлежит к непрерывно-дискретному, так как состоит из двух самостоятельных непрерывно-дискретных процессов изготовления
полупроводниковых кристаллов со структурой ИС и их сборки.
Изготовление структуры на кристалле включает непрерывные и
дискретные процессы химической обработки пластины, процессы диффузии, литографии, напыления алюминия, разделения
пластин на кристаллы. Каждый из этих процессов включает ряд
технологических и контрольных операций (см. рис. 1.9).
Рис. 1.9 – Последовательность технологических операций
при изготовлении ИС на пластине кремния с диэлектрической
изоляцией
Технологические метод обработки могут быть групповые и
индивидуальные. Как правило, технологические процессы, связанные с обработкой пластин, являются групповыми, сборочные
операции (пайка кристалла на основание корпуса, приварка внутренних выводов, герметизация и др.) – индивидуальные.
Современные технологические процессы изготовления ИС
очень сложны. Анализ процессов изготовления показывает, что
они проводятся при температурах, изменяющихся в диапазоне от
– 100оС (криогенное травление) до +1100оС (окисление, диффузия, отжиг после ионной имплантации и др.), при давлении от атмосферного до 10-7 мм.рт.ст. Столь широкие диапазоны вызваны
необходимостью проведения с исходными материалами различных физических и химических процессов для получения структур ИС с удовлетворяемыми техническими характеристиками.
Исторически первыми (в середине шестидесятых годов
прошлого века) были разработаны гибридные ИС. В этих схемах
пассивные элементы (резисторы, конденсаторы) и все соединения изготавливаются из пленок различных материалов, нанесенных на диэлектрическую подложку, а в качестве активных элементов применяются бескорпусные или в малогабаритном корпусе полупроводниковые приборы и ИС. Гибридные БИС позволяют создавать целые электронные устройства, которые практически невозможно создавать в монолитном исполнении.
Преимущества гибридно-пленочной технологии заключаются в высокой гибкости, т.е. в возможности выбора различных
материалов и методов изготовления пленочных элементов, сравнительной простоте разработки и изготовления большинства
схем в гибридном исполнении. К основным недостаткам гибридных БИС относятся: меньшая, чем у монолитных БИС, плотность
упаковки элементов, которая приводит к увеличению размеров и
массы БИС, меньшая надежность из-за сравнительно большого
числа сварных соединений.
При изготовлении гибридной схемы сначала создают соединения, для чего напыляют или наносят каким-либо другим
способом полоски алюминия, серебра или золота. После этого
напыляют сопротивление из тантала, хрома или специальных
сплавов. Выбирая соответствующий материал, его толщину и
площадь, подбирается необходимый номинал резистора. Необходимо отметить, что сопротивление резисторов можно «подгонять» до необходимой величины частичным удалением резистивной пленки. Таким образом, эти резисторы позволяют получить
непрерывную шкалу номиналов. Для изготовления конденсатора
напыляется металл, затем диэлектрик и снова металл. Как и резисторы, пленочные конденсаторы имеют непрерывную шкалу номиналов емкости. Пленочные резисторы изготавливаются из материалов, обладающих высоким электрическим сопротивлением
и низким температурным коэффициентом сопротивления (ТКС):
28
хрома, нихрома, тантала, металлокерамики, специальных проводящих красок на основе углерода и др. Обычно пленочные резисторы имеют прямоугольную форму, а также в виде меандра. Для
получения стабильных пленочных сопротивлений толщина
пленки берется 0,01...1 мкм. Очень тонкие пленки (0,005 мкм)
значительно изменяют свои параметры в процессе изготовления
и эксплуатации схемы. Кроме того, последующее воздействие
воздуха вызывает поверхностное их окисление, которое приводит к изменению сопротивления. В более толстых пленках это
окисление сказывается меньше. Однако пленки толщиной более
1 мкм не обеспечивают достаточно прочного сцепления с подложкой. С целью повышения сопротивления резистора его выполняют в виде соединенных друг с другом многочисленных элементарных одинаковых участков Г-образной или П-образной
конфигурации, которые повторяют до тех пор, пока не будет получено необходимое сопротивление, что показано на рис. 1.10.
Рис.1.10 – Пленочный резистор
Как и полупроводниковые ИС, гибридные ИС на заключительном этапе подлежат корпусированию. Перед герметизацией
контактные площадки платы гибридной схемы соединяются с помощью проволоки с контактными площадками выводов корпуса,
проволочные выводы развариваются или напаиваются к контактным площадкам.
Тенденция такова, что количество элементов на единицу
площади кристалла МПр, а технологическая норма производства
– уменьшается. Это связано с тем, что конструкция, функции и
возможности МПр постоянно совершенствуются и развиваются.
При этом изменяется и площадь кристалла МПр. В частности, для
МПр Intel при технологической норме в 90 нм площадь кристалла
МПр составляла в среднем 120…200 мм2 (до 230 миллионов
транзисторов на кристалл); при технологической норме 65 нм
площадь кристалла составляла в среднем 80…140 мм2 (до 580
миллионов транзисторов на кристалл); при технологической
29
норме 32 нм площадь кристалла составляет в среднем 80..110 мм2
(до 800 млн. транзисторов на кристалл).
Уже сейчас расстояние между транзисторами на кристалле
МПр составляет одну десятитысячную толщины человеческого
волоса. По точности изготовления современные транзисторы соотносимы с тем, чтобы провести автомобиль по прямой, длиной
в 650 км с отклонением от оси менее 2,5 см (по данным компании
Intel). Процент годных МПр в лучшем случае составит 85% от
общего числа на пластине.
Характерно в этой связи наличие эмпирического «закона
Мура». Гордон Мур, один из основателей компании Intel (США)
предположил, что число транзисторов на кристалле будет удваиваться каждые 24 месяца (скорректированное утверждение, сделанное в 1979-1980 г.г.). Этот «закон» с определенными оговорками, поправками и уточнениями в целом оказался справедлив,
хотя существует и критика некоторых утверждений Мура. Кроме
того, рост производительности МПр не всегда напрямую зависит
от количества и сложности транзисторов на кристалле МПр.
Монтаж и соединение аппаратных средств обычно осуществляется с помощью печатных плат (printed system board,
PCB). На рис. 1.11 показан пример печатной платы:
Рис.1.11 – Пример реализации печатной платы
Печатная плата бывает односторонней и двухсторонней,
т.е. другими словами микросхемные элементы (аппаратные средства) могу монтироваться как с одной, так и с двух сторон.
30
Многослойная печатная плата имеет следующий вид (см.
рис. 1.12.)
Рис. 1.12 – Многослойная печатная плата в разрезе
Здесь наружные верхние (top) и нижние (bottom) металлические слои (metal) перемежаются внутренними (internal) металлизированными слоями, между которыми находятся слои изоляции (insulation).
1.5 Основные выводы по главе 1
1. Глобальная информационная инфраструктура обеспечивает каждому гражданину доступ к глобальным информационным ресурсам. Для этого применяются средства связи, в состав
которых входят аппаратные средства.
2. Аппаратные средства телекоммуникационных систем
производятся в виде отдельных микросхем (вентилей) или в виде
стандартных или заказных (ASIC) интегральных схем, в том
числе микропроцессоров. В телекоммуникационных системах
широкое распространение получили ПЛИС.
3. Процесс изготовления интегральных схем для аппаратных средств телекоммуникация является сложным и длительным
процессом, включающим 5 этапов и более 250 видов технологических операций.
31
1.6 Вопросы для самоконтроля по главе 1
1. Дайте определение понятию «глобальная информационная инфраструктура».
2. Какие технологии переноса сигнала электросвязи используются на транспортных сетях?
3. Дайте определение понятия «протокол обмена», приведите примеры протоколов.
4. Дайте общее определение понятию «Глобальная информационная инфраструктура».
5. Какие функции выполняют аппаратные средства в информационных устройствах ГИИ?
6. Что такое программируемая логическая интегральная
схема?
7. В чем особенности технологии FPGA?
8. В чем разница между ПЛИС PLA с простой логикой и
CLPD со сложной логикой?
9. Каковы основные процессы производства интегральных
микросхем?
10. Что такое печатная плата, для чего она используется?
11. Что такое многослойная печатная плата?
32
Глава 2 Аппаратные средства микропроцессоров в составе
телекоммуникационных систем
2.1 Базовые аппаратные средства микропроцессора и вычислительной машины
Под архитектурой микропроцессора понимается описание способа организации и взаимодействия частей (компонентов) процессора, обусловленных характеристиками этих компонент, принципами их проектирования, связи и развития. Архитектура включает описание логических, физических, программных компонент МПр. В последнее время часто можно встретить
термин микроархитектура процессора – это реализация архитектуры на уровне аппаратных (полупроводниковых) компонентов. Как правило, микроархитектура описывается в виде функциональной блок–схемы.
С точки зрения организации памяти исторически существуют две основные архитектуры МПр. Архитектура фон Неймана (принстонская архитектура) представлена на рис. 2.1
Рис. 2.1 – Архитектура процессора, предложенная
фон Нейманом
Часть линий, сгруппированных по функциональному
назначению, называется шиной. В архитектуре фон Неймана есть
следующие шины:
Шина данных (data bus) — двунаправленная шина, количество ее разрядов (линий связи) определяет скорость и эффективность информационного обмена, а также максимально возможное количество команд. Обычно шина данных имеет 8, 16, 20,
24, 32 или 64 разряда. Шина адреса (address bus) — определяет
допустимый объем памяти и, следовательно, максимально возможный размер программы и максимально возможный объем запоминаемых данных. Количество адресов, обеспечиваемых шиной адреса, определяется как 2N, где N — количество разрядов.
Не показана шина управления (control bus), которая подключается к устройству управления и остальным компонентам МПр на
рис. 2.1. Эта шина представляет собой набор линий, по которым
происходит обмен управляющими сигналами между ЦПУ и
внешними устройствами, в том числе и памятью.
Достоинством архитектуры фон Неймана является наиболее универсальной по способу применения и отличается гибкостью при использовании различных программных средств. Недостатками архитектуры фон Неймана являются:
1. Ограничения по пропускной способности шины адреса и
данных;
2. Невозможность параллельного исполнения нескольких
операций чтения/записи
Гарвардская архитектура представлена на рис. 2.2 :
Рис. 2.2 – Гарвардская архитектура процессора,
предложенная Говардом Айхеном (Howard Aiken)
Особенностью гарвардской архитектуры является использование раздельных адресных пространств для хранения команд
и данных.
Достоинства гарвардской архитектуры следующие:
1. Применение небольшой по объему памяти данных способствовало сокращению длины команд и ускорению поиска информации в памяти данных.
2. Гарвардская архитектура позволяет организовать параллельное выполнение программ – выборка следующей команды
может происходить одновременно с выполнением предыдущей,
34
и нет необходимости останавливать процессор на время выборки
команды.
Недостатком гарвардской архитектуры является отсутствие гибкости для выполнения программных процедур.
В современных вычислительных машинах функционально
различают внутренние шины и внешние шины. К внутренним
шинам относятся локальная шина/локальная шина памяти, общая системная шина, шина расширения. К внешним шинам относятся шины ввода/вывода – к ним подключаются внешние
устройства с различными интерфейсами.
Гарвардская архитектура с разделением памяти команд и
памяти данных первоначально применялась в специализированных ЭВМ, например в электроламповой ЭВМ «М-100», разработанной в 1958 г. в СССР для обработки информации от радиолокаторов кругового обзора в системах противовоздушной обороны. В конце 1970-х годов гарвардская архитектура начала интенсивно использоваться для разработки процессоров цифровой
обработки сигналов. Здесь необходимый объем памяти данных,
как правило, на порядок меньше требуемого объема памяти программ, потому что при цифровой обработке сигналов в данный
момент времени требуется рассмотреть выборку т.е. группу цифровых отсчетов. Далее происходит обновление рассматриваемой
выборки.
С точки зрения управления вводом–выводом различают
внутренние шины и внешние шины. К внутренним шинам относится ряд шин. В первую очередь – локальная шина/локальная
шина памяти (QPI, FSB, HyperTransport, VL-bus, первичная PCIшина), которая подключена к контактам МПр и работает на его
частоте. Эта шина может соединять МПр с ОЗУ или соединять
МПр с системным контроллером памяти/контроллером общей
системной шины (мостом). Дугой пример – общая системная
шина (вторичная PCI-шина, PCI-Express, в некоторых вариантах
Infiniband) – соединяет МПр с ограниченным числом высокоскоростных внешних устройств через мост/шлюз, а также соединяет
внешние по отношению к ЦПУ высокоскоростные устройства с
физической оперативной памятью. В случае шины PCI-Express
соединение осуществляется через коммутатор. Шины расширения, например ISA и EISA, используются при наличии шины PCI
35
и соединяет общую системную шину с относительно низкоскоростными внешними устройствами. В 1980-е…1990-е годы шины
ISA и EISA рассматривались как стандарты для общей системной
шины, но сейчас эти стандарты устарели.
К внешним шинам относятся шины ввода/вывода для подключения внешних устройств с различными интерфейсами, таких как SCSI, Serial ATA, Serial Attached SCSI (SAS), USB,
FireWire/IEEE 1394 (см. рис. 2.3).
.
Рис. 2.3 – Шины современных вычислительных машин
36
В свою очередь шины ввода-вывода через специальное
объединяющее устройство – мост – соединяются с общей системной шиной. Допускается, что при наличии, например, специальных адаптеров PCI, устройства могут подключаться к общей системной шине непосредственно.
Наличие тех или иных видов шин, их объединение зависит
от конструкции вычислительной машины или другого компьютерного устройства. В современных МПр общая системная шина
заменяется на участке между контроллерами внутренним локальным соединением, например высокоскоростным соединение DMI
между «северным» и «южным» мостом. Одновременно «мосты»
приобретают функции концентраторов (hub) для высокоскоростных подключений, что позволяет осуществлять высокоскоростную передачу информации между компонентами вычислительной машины без промежуточных преобразований и переприемов
Контроллер оперативной памяти (а также и контроллер
видеоядра) в настоящее время непосредственно располагается на
кристалле МПр. Это первоначально было сделано для МПр типа
Athlon 64, далее это было реализовано для микропроцессорной
архитектуры Intel Nehalem Core i7 компании Intel. В результате
системный контроллер кэш-памяти и ОЗУ выполняет функции
управления высокоскоростными потоками видеоинформации.
Следует отметить, что локальная шина в современных МПр (на
примере Intel Core i7 и AMD Athlon64) применяется также для
связи между отдельными процессорами по схеме «точка–точка».
К примеру, разрядность локальной шины QPI на передачу и на
прием соответственно равна 20 и 20 разрядов, из них 16 разрядов
предназначено для передачи данных и 4 бита для коррекции ошибок, тактовая частот до 3,2 ГГц, скорость передачи до 25,6
Гбайт/с в обоих направлениях.
Перечисленные компоненты вычислительной машины физически размещаются на «материнской» плате (mother board), выпускающихся в различных форм-факторах, которые отличаются
физическими размерами, номенклатурой и расположением компонент. Одна из самых распространенных плат формата PC-AT
показана на рис. 2.4.
37
Рис. 2.4 – Расположение компонентов вычислительной
машины на печатной плате формата PC-AT
Материнская или системная плата (system board) – печатная плата, которая осуществляет обмен данными и командами
от одного устройства к другому. Является основой для функционирования микропроцессора. На материнской (системной) плате
осуществляется физическая установка (монтаж) аппаратного
обеспечения сервера – микропроцессор, микросхемы оперативной памяти, контроллеры дисков и других внешних устройств,
видеоадаптеры. Материнская плата содержит постоянное запоминающее устройство (ПЗУ). Эта микросхема хранит базовую
38
систему ввода-вывода (BIOS, Basic Input Output System) т.е.
набор программ, обеспечивающий основные операции взаимодействия всех подсистем компьютера – видеокарты, процессора,
памяти, диска и т.д. Также BIOS проводит определение компонент ЭВМ, тестирует их работоспособность до запуска операционной системы, а затем обеспечивает загрузку операционной системы.
По коннекторам/разъемам на плате понимаются физические разъемы (стандартные интерфейсы) для кабельного подключения соответствующих внешних устройств к шинам вычислительной машины.
В целом все типы МПр характеризуются тремя основными
техническими характеристиками.
Первой характеристикой является тактовая частота (clock
rate) – частота синхронизирующих работу МПр «тактовых» импульсов, которые задаются генератором тактовой частоты. Эти
импульсы регулируют выполнение циклов выборки и исполнения команд. Измеряется тактовая частота в герцах, Гц и производных от этой единицы кило–(103), мега–(106) и гигагерцах(109).
Производительность МПр (performance) – характеристика
МПр, которая выражается в количестве элементарных операций,
выполняемых в одну секунду и обозначаемая операций/секунду,
оп/с. Различают производительность для обработки данных с
фиксированной точкой (целые числа) и производительность для
обработки данных с плавающей точкой (повышенная точность
вычислений).
Третья базовая характеристика микропроцессора – разрядность т.е. количество бит информации, которое ЦПУ может обработать с помощью одной команды за 1 такт. Разрядность микропроцессора определяется разрядностью арифметико-логического устройства, внутренних регистров данных и шины данных.
На сегодняшний день существуют 8-, 16-, 24-, 32- и 64-разрядные
микропроцессоры.
Рост количества инструкций МПр представлен на рис. 2.5.
39
Рис. 2.5 – Увеличение количества инструкций (команд) МПр
Для обработки данных с разрядностью большей, чем разрядность микропроцессора, необходимо реализовывать специальные алгоритмы вычислений с повышенной разрядностью. Это
может снизить быстродействие МПр. Существует и другая, более
часто встречающаяся проблема, когда программное обеспечение, написано в расчёте на обработку 32-х разрядным процессором, а на практике программное обеспечение запускается на 64-х
разрядном МПр. Это приводит к недостаточно эффективному использованию возможностей микропроцессора.
Микропроцессор изготавливается из полупроводниковых
материалов, прежде всего – поликристаллического кремния в
виде одной или нескольких интегральных схемах или микросхемах (integrated circuit).
Эти микросхемы представляют собой миниатюрное электронное устройство определенного функционального назначения, содержащее электронные элементы (транзисторы, диоды,
резисторы и т.п.). Физически данные элементы создаются на поверхности или внутри полупроводникового (кремниевого или арсенид-галлиевого) кристалла. Конструкция микросхемы помимо
40
полупроводникового кристалла, с нанесенной на него схемой (в
англоязычной терминологии – чип, chip), включает в себя корпус
с контактными выводами для установки на системной плате.
Микропроцессор имеет высокую плотность упаковки
электрически соединенных элементов, компонентов. Под плотностью упаковки понимается отношение суммы элементов интегральной микросхемы (транзисторов) к объему интегральной
микросхемы. Например, можно выделить сверхбольшую интегральную микросхему, СБИС где плотность упаковки составляет
свыше 100 000 элементов на объём микросхемы. В состав аппаратных (физических) компонентов средства вычислительной техники кроме МПр могут входить интегральные схемы запоминающих устройств, используемые для хранения данных, интегральные схемы, реализующие функции обмена данными (ввод/вывод), интегральные схемы генераторов тактовой частоты, сопроцессоры, контроллеры и прочие.
Для генерации команд управления в состав ЦПУ входит
блок декодирования команд или устройство управления, которое
преобразует машинные команды, загруженные в процессор из
физической памяти, далее – в (микрокоманды) и наконец – в
функциональные/физические сигналы управления отдельными
компонентами процессора – логическими схемами.
Также ЦПУ поддерживает встроенную систему прерываний выполнения последовательности операций (инструкций), что
позволяют изменять порядок выполнения машинных команд.
При создании микропроцессорной системы ЦПУ конструктивно
дополняется физической оперативной памятью, устройствами
ввода–вывода данных. Под вводом здесь понимается передача
данных от внешнего, по отношению к ЦПУ, источника информации в физическую оперативную память. Под выводом понимается процесс передачи данных от ЦПУ в физическую оперативную память и далее к внешним запоминающим устройствам или
к внешней, по отношению к микропроцессорной системе, аппаратуре. Рассмотрим подробнее обработку данных ЦПУ в процессе исполнения загружаемых программ.
Устройство управления ЦПУ считывает команды из ОЗУ
и организует их выполнение в соответствии с порядком выполнения команд, заданных программой. Таким образом, устройство
41
управления ЦПУ в строгой последовательности, в рамках тактовых и цикловых временных интервалов работы микропроцессора
осуществляет:
 выборку микрокоманды;
 интерпретацию команды с целью анализа формата, служебных признаков и вычисления адреса данных для обработки;
 установление номенклатуры и временной последовательности всех функциональных управляющих сигналов;
 генерацию управляющих импульсов/сигналов и передачу их на управляющие шины функциональных частей МПр и
вентили между ними;
 анализ результата операции и изменение своего состояния так, чтобы определить месторасположение (адрес) следующей команды.
Арифметико-логическое устройство выполняет операции
обработки данных на уровне схемной логики, для чего имеет в
своем составе сумматор, схемы базовых логических операций, а
также схемную логику, обеспечивающую перестройку с одной
операции на другую. В случае создания МПр в виде сборки из
нескольких интегральных схем, в едином корпусе можно размещать не только несколько АЛУ, но и контроллеры управления
физической памятью; буферную память небольшой ёмкости, недоступную для пользователя, автоматически используемую МПр
для ускорения операций обмена информацией блоки предсказания ветвления, служебные регистры различного назначения.
Регистры процессора физически представляют собой совокупность последовательно расположенных ячеек с возможностью одновременного чтения/записи/хранения данных во все
ячейки. Ячейка – это физическое устройство для хранения одного
бита информации. Количество ячеек определяет длину (разрядность) регистра, зависит от типа микропроцессора и составляет 8,
16, 32, 64, 128 бит. В результате регистр может хранить данные
определенной разрядности и типа. Данные регистра могут быть
обработаны за 1…2 такта работы процессора, что относит регистры к устройствам хранения данных МПр с максимальным
быстродействием.
42
Общий вид современного микропроцессора в корпусе с
контактными выводами в виде штырьков представлен на рисунке
2.6. Каждый контактный вывод предназначен для передачи данных или управления в виде электрического сигнала высокого или
никого уровня.
Рис. 2.6 – Внешний вид современного микропроцессора
Конструктивно процессоры выпускаются в специальных
корпусах.
Например, DIP (Dual Inline Package) — корпус с двумя рядами контактов, представляет собой прямоугольный корпус с
расположенными на длинных сторонах контактами. Корпус QFP
(Quad Flat Package) – плоский корпус с четырьмя рядами контактов, корпус SPGA (Staggered Pin Grid Array) с матрицей штырьковых выводов, корпус LGA (Land Grid Array) — представляет
собой корпус, в котором штырьковые контакты заменены на контактные площадки.
Также МПр могут монтироваться в процессорных картриджах – печатную плата с установленными на ней процессором и
вспомогательными элементами, в том числе SECC (Single Edge
Contact Cartridge) — полностью закрытый картридж с теплоотводной пластиной, обеспечивающей тепловой контакт между
корпусом картриджа и процессором, SECC2 (Single Edge Contact
Cartridge) — картридж без теплоотводной пластины. Корпуса могут изготавливаться из пластика, керамики.
В результате появляется однокристальная микро–ЭВМ.
Выделяют также микроконтроллер – управляющее устройство,
43
построенный на одной или нескольких больших интегральных
схемах, содержащий ЦПУ, запоминающее устройство/память,
устройства сопряжения с датчиками и исполнительными механизмами и выполняющий функции контроля и управления периферийным оборудование. Программируемый контроллер содержит запоминающее устройство для хранения ориентированных
на пользователя инструкций. В частности, контроллер используется для выполнения логических операций, операций упорядочивания, отсчёта времени, математических действий, управления
через аналоговые или цифровые входы и выходы различными
устройствами или процессами.
2.2 Аппаратные средства коммуникационных узлов
Микропроцессоры используются практически во всех
функциональных блоках современных коммуникационных узлов. Управляющий комплекс, УК коммуникационного узла – совокупность управляющих устройств, предназначенных для целенаправленного воздействия на аппаратуру с целью обработки вызовов с заданным качеством, реализации автоматизированных
функций технической эксплуатации, управления и учёта трафика. Управляющее устройство, УУ – функционально и конструктивно законченное изделие, вырабатывающее на основе поступающей информации последовательность функциональных
сигналов управления или программных команд управления для
целенаправленного воздействия на оборудование узла коммутации.
Существуют различные функциональные архитектуры
коммуникационных узлов. Рассмотрим общий случай архитектуры на рис. 2.7.
Индивидуальные управляющие устройства (ИУУ) –
предназначены для управления данным модулем или блоком.
Выполняют ограниченный набор функций:
 отслеживание момента изменения состояния линии или
канала/тракта для определения момента занятия, разъединения,
поступления новой информации;
 обмен данными по управлению с ГУУ и/или ЦУУ;
44
Рис. 2.7 – Общая функциональная блок-схема коммуникационного узла
 запуск и приём результатов стандартных тестов технического состояния линий, каналов и трактов;
 мультиплексирование и демультиплексирование;
 мониторинг оборудования, самотестирование и самопроверка.
Групповые управляющие устройства (ГУУ) предназначены для управления несколькими блоками или средствами
связи, осуществляют координацию и взаимодействие с другими
ГУУ для чего выполняют следующие функции:
 поддержка процедур сетевых и коммуникационных протоколов (запрос–ответ, разбиение и сборка пакетов, анализ заголовков и цифр набора номера);
 поддержка систем сигнализации;
45
 анализ ошибок приёма-передачи;
 управление и контроль ИУУ;
 взаимодействие с другими ГУУ при занятии свободных
путей/трактов между заданными блоками для установления соединения или сеанса связи;
 обмен данными по управлению ЦУУ.
В части функций технического управления и эксплуатации
ГУУ выполняют функции тестирование и самопроверки, сбор
данных по технической эксплуатации от ИУУ и передача этих
данных в ЦУУ.
Центральное управляющее устройство (ЦУУ), как правило, включает в себя комплекс управляющих устройств (УУ).
Эти УУ могут быть одинаковыми по конструкции, но за счёт различного загружаемых программ для ЭВМ выполняют разные
функции.
Центральное управляющее устройство выполняет наиболее сложные, «интеллектуальные», функции управления. ЦУУ
выполняет функции маршрутизации сообщений и пакетов, функции технического обслуживания и эксплуатации, функции администрирования доступом абонентом или пользователей, управляет данными о трафике, управляет процессами ввода-вывода с
внешних устройств и управляет обменом с персоналом по эксплуатации. В целом МПр, которые применяются в системах коммутации, можно разделить на две функциональные группы (см.
рис. 2.8.)
1 группа – МПр универсальные (МПр общего назначения).
Предназначены для выполнения большинства вычислительных
операций с фиксирующей и плавающей точкой.
2 группа – МПр специальные, например, процессоры цифровой обработки сигналов, сетевые процессоры). Предназначены
для цифровой обработки сигналов акустических, т.е. речевых, радиосигналов, поддержки функции маршрутизации.
46
Рис. 2.8 – Функциональная иерархия процессоров аппаратных средств коммуникационных узлов
2.3 Алгоритм работы аппаратных средств управляющих
устройств
Команды, которые выполняются процессором, хранятся в
памяти в виде программ (память ОЗУ, ПЗУ). Программа, которая
выполняется МПр, записывается в машинном коде, т.е. в виде последовательности 0 и 1. Программы, как правило, представлены
в виде упорядоченной последовательности команд, причем упорядочивание программ соответствует алгоритму программ. Для
функционирования микропроцессорных устройств используется
47
дискретные элементы данных. Эти элементы данных называются
битами. 1бит принимает дискретное значение, соответствующее
логическому 0 или логической 1.
Каждое следующее поколение МПр отличается от предыдущего:
 увеличением числа транзисторов на единицу площади
кремневой пластины;
 повышения разрядности обрабатываемых данных (с 4-8
разрядов до 64 разрядов);
 увеличением тактовой частоты и увеличением числа операций в сек.
В целом, любой МПр выполняет следующие алгоритм (см.
рис. 2.8):
Рис. 2.8 – Алгоритм функционирования аппаратных
средств процессора
Под алгоритмом работы, согласно А.А. Маркову, понимается точное предписание, определяющее вычислительный процесс, идущий от варьируемых (изменяемых) исходных данных к
48
искомому результату. Выборка или чтение очередной команды
осуществляется из ячейки памяти (ЯП), адрес которой находится
в специальном регистре, который называется счетчиком команд
(СчК). Разрядность счётчика команд определяет размер адресного пространства МПр.
В частности, предположить, что счетчик n-разрядный, то
максимальный номер ЯП (фактически, размер адресного пространства) будет равен Мадр= 2n-1. На диапазон доступных адресов влияет разрядность шины адреса (ША) МПР. Допускается
расширение адресного пространства МПр с помощью специальных методов, в частности с помощью параллельного порта. Считанная из памяти команда записывается в регистр команд, при
этом содержимое счетчика увеличивается на 1 (если это не команда перехода): ЯП+1. Далее осуществляется декодирование
команд. При декодировании осуществляется преобразование
программной команды в последовательность управляющих сигналов (электрических импульсов определенного уровня), которые поступают на входы/выходы всех компонентов МПр и внешних устройств. В результате срабатывают микросхемы АЛУ и регистров. Исполнение команд означает осуществление требуемой
операции (сдвиг, сложение, инверсия). Результат исполнения команды поступает в регистр результата. Регистром результата может быть:
 аккумулятор;
 регистр общего пользования;
 постоянное запоминающее устройство, ПЗУ;
 оперативное запоминающее устройство, ОЗУ;
 Другие запоминающие устройства.
В целом можно выделить три основные команды МПр:
1. Команда чтения записи;
2. Преобразование в АЛУ (сдвиг, сумма, инверсия);
3. Команда перехода, имеется в виду переход внутри исполняемой программы.
При включении МПр первый адрес, по которому производится считывание команды, задается по умолчанию разработчиком, например, это может быть нулевой адрес.
49
Как правило, адресное пространство МПр распределено
между различными внешними запоминающими устройствами,
кроме того регистры могут иметь индивидуальные назначенные
адреса. Соответственно, между различными устройствами распределяется и оперативная память МПр : часть адресов выделяется для ПЗУ, часть адресов –для ОЗУ (память), часть адресов –
для портов ввода/вывода, часть адресов – для каналов прямого
доступа к памяти (DMA), часть адресов – для линий запросов на
прерывания IRQ.
2.4 Основные выводы по главе 2
1. Микропроцессоры являются основой для построения
управляющих устройств современных коммуникационных узлов
и средств связи.
2. Микропроцессоры с точки зрения «процессор-память»
имеют две базовые архитектуры – архитектуру фон Неймана и
Гарвардскую архитектуру. Архитектура фон Неймана носит более универсальный характер применения; Гарвардская архитектура – более специализирована.
3. В составе типового микропроцессора имеются различные средства обработки данных: арифметико-логическое устройство, регистры различного назначения, внутренние шины данных
и адресов, счётчик команд, регистры.
4. Микропроцессоры выполняют единый алгоритм обработки данных. Последовательность выполняемых команд определяется загружаемой в процессор программой, которая транслирована в машинные коды.
2.5 Вопросы для самоконтроля по главе 2
1. В чём особенность архитектуры фон Неймана?
2. В чём достоинства и недостатки гарвардской архитектуры?
3. Где применяется гарвардская архитектура?
4. Каковы функции группового управляющего устройства,
ГУУ?
50
5. Какие процессоры (общего назначения или специализированные) используются в составе центрального управляющего
устройства?
6. Где и для решения каких задач используются специализированные процессоры?
7. Для чего нужна материнская плата?
8. Какие существуют шины в составе вычислительной машины?
9. Для чего вместо шинного соединения в составе вычислительной машины используют коммутатор?
10. Для чего используется регистр?
11. Какова тенденция изменения общего числа команд, выполняемых микропроцессором?
12. Как распределяется общее адресное пространство
МПр?
51
Глава 3 Аппаратные средства запоминающих устройств
телекоммуникационных систем
3.1 Классификация и характеристики запоминающих
устройств
Запоминающие устройства (ЗУ) – это совокупность аппаратных средств, предназначенных для записи, хранения и считывания информации.
Основой любого типа ЗУ является запоминающий элемент
(ЗЭ), который имеет два устойчивых состояния. в качестве элемента памяти статического ЗУ используется триггер. Это сложнее чем конденсатор с транзисторным ключом, который используется в качестве ЗЭ в динамическом ЗУ.
Совокупность ЗЭ составляет ячейку ЗУ. Ячейка ЗУ – это
группа ЗЭ, к которой одновременно обращаются при записи или
считывании информации. Все ячейки ЗУ нумеруются, а обращения к самой ячейке производится по абсолютному адресу. Модуль ЗУ – создается из ячеек ЗУ с неповторяющимися адресами.
Модули объединяется в блоки (банки). Как уже отмечалось, ЗУ
состоит из физической среды и устройств управления.
Среди характеристик ЗУ можно выделить следующие.
1. Разрядность (n) – обозначает число бит или ЗЭ, выделяемых одним абсолютным или физическим адресом. n = 8, 16, 32,
64.
2. Емкость ЗУ (Е) – это предельное количество информации, размещаемая в ЗУ (бит, байт, слово, производные от этих
единиц). Для DVD 4Гбайт…8Гбайт.
3. Быстродействие – это время необходимое для поиска, записи или считывания данных по заданному адресу ячейки ЗУ.
Быстродействие может измеряться как время обращения к данным:
Т О Б Р  Т п ои ск а  Т З П
Т О Б Р  Т п о и с ка  Т С Ч
Время Tобр обращения к строке и столбцу матрицы памяти
(см. далее) определяется, в случае отсутствия дополнительных
этапов (таких, например, как передача адреса за два такта), временем срабатывания схем дешифрации адреса и собственно временами записи или считывания данных.
С учётом многоуровневой организации памяти среднее
время обращения Tобр к системе памяти УУ в целом можно определить через частоты обращений к отдельным устройствам системы и времена обращений tобрi к этим устройствам как:
f i tОБРi
Т ОБР   i f
i i
,
где
fi – среднее количество обращений к i-му ЗУ в единицу
времени.
Очевидно, что в этом случае Tобр в значительной степени
зависит от относительных частот обращения к различным ЗУ, а
не только от времени обращения к ним. Для микросхем ОЗУ
время обращения измеряется в нс, для НЖМД – в мс.
4. Надежность ЗУ – это количество циклов записи/считывания информации, измеряется Nциклов ,ЗП /СЧ  n *10 .
6
5. Массогабаритные характеристики (линейные размеры в
мм и вес в граммах) – зависит от вида устройства.
Рассмотрим классификацию ЗУ на рис. 3.1.
ЗУ
Функциональные
назначения
Способ доступа
к ячейкам ЗУ
Способ сохранения
информации
Физическая
природа ЗЭ
СОЗУ
Произвольный
Статический
Магнитный
ОЗУ
Последовательный
Динамический
Полупроводниковый
ПЗУ
Циклический
Оптический
ВЗУ
Рис. 3.1 – Классификация запоминающих устройств
53
По приведённой классификации можно дать следующие
пояснения :
1. Функциональное назначение ЗУ предусматривает наличие:
 сверхоперативного запоминающего устройства, СОЗУ
(Кэш-память) – физически входит в структуру МПр, обеспечивает хранение промежуточной или часто используемой информации;
 оперативного запоминающее устройство, ОЗУ – используется для хранения и обработки постоянно модифицированной
информации;
 внешнего запоминающего устройства, ВЗУ – используется для постоянного хранения условно редко используемой информации (динамические программы, статистические данные);
 постоянного ЗУ, ПЗУ – используется для хранения и считывания редко изменяемой информации небольшого объема. В
ПЗУ хранится информация для начальной загрузки ПО, программы первичной диагностики.
2. Способ доступа к ячейкам ЗУ:
 произвольный доступ RAM (Random Access Memory)
имеет СОЗУ, ОЗУ и ПЗУ;
 последовательный доступ – накопитель на магнитной
ленте (НМЛ);
 циклический способ доступа – предусматривает наличие
физической и логической разметки ЗУ. Поиск необходимых данных производится путем повторяющегося, т.е. циклического просмотра содержимого ЗУ. Примером реализации циклического доступа является НЖМД.
3. Способ сохранения информации предусматривает наличие статического и динамического способа сохранения информации.
Статический способ означает, что при считывании из
ячейки ЗУ данных, содержимое ячейки ЗУ не разрушается. Запоминающий элемент статического ЗУ может строиться на основе
полупроводниковых структур металл–оксид SiO2–полупроводник, МОП или комплементарной логика на транзисторах металл–
окисел–полупроводник, КМОП (CMOS). Такие элементы имеют
54
меньшую потребляемую мощность, меньшую стоимость, небольшие физические размеры. С другой стороны, биполярные интегральные микросхемы на основе транзисторно–транзисторной
логики или эмиттерно–связанной логики обладают большей скоростью, чем МОП–элементы, но и увеличенным энергопотреблением. Кроме того, для реализации ЗЭ может использоваться конденсатор, выполненный с помощью полупроводниковых элементов.
Термин «статический» означает, что содержимое ЗЭ сохраняется при снижении напряжения электропитания микропроцессора до сколь угодно малых значений. Этот параметр называется
«напряжение хранения информации» — USTANDBY и составляет обычно десятые доли вольта, что позволяет в случае необходимости перевести МПр на питание от автономного источника
(батареи) и сохранить в этом режиме данные ОЗУ. В статических
ЗУ (SRAM, Static Random Access Memory) в качестве элемента
памяти используется RS–триггер, что, конечно, сложнее, чем
конденсатор с транзисторным ключом, используемый в динамическом ЗУ. Для реализации ячейки памяти SRAM приходится использовать 6...8 транзисторных элементов. Статическая память
позволяет достичь наибольшего быстродействия, обеспечивая
время доступа к данным из памяти типа SRAM составляет 0,8 …
2 нс, но ячейка памяти занимает достаточно большую площадь на
кристалле микропроцессора. Такая память используется в кэшпамяти всех уровней.
Статическая память типа КМОП применяют для хранения
конфигурационной информации компьютера при выключенном
напряжении сети (в этой же микросхеме размещают и часы, отсчитывающие реальное время). Питание такой памяти осуществляется от небольшой батарейки, которая может служить несколько лет, но время доступа к информации на КМОП составляет 100 нс, поэтому такая память используется, в основном для
хранения программ начального запуска и проверки конфигурации ЭВМ – базовой системы ввода–вывода (BIOS, basic input-out
system) компьютера.
При динамическом способе при записи логической «1» в
ячейку ЗУ конденсатор заряжается, при записи «0» условный
55
конденсатор разряжается. При считывании конденсатор разряжается через соответствующую схему считывания и, если заряд был
ненулевым, выставляет, но на выходе ЗУ появляется значение,
соответствующее единичному. При отсутствии обращения к ЗУ
со временем, за счет высоких токов утечки, конденсатор разряжается и информация теряется. Время, в течение которого информация сохраняется в ЗУ, составляет до нескольких десятков миллисекунд. Это приводит к необходимости периодического, не
больше, чем время сохранения информации, восстановления зарядов емкостей конденсаторов c помощью сигнала ложной записи. Такая процедура и получила название регенерации (refresh)
динамической памяти и позволяет подзарядить ячейки ЗВ. В динамической памяти для реализации ячейки памяти используется
только один транзистор.
Время доступа к данным DRAM (dynamic random access
memory) составляет 10..12 нсек. Благодаря относительной простоте ячейки ЗУ на одном кристалле удается размещать миллионы ячеек и получать самую дешевую полупроводниковую память достаточно высокого быстродействия с умеренным энергопотреблением, используемую в качестве основной памяти компьютера. Недостатком является некоторые сложности в управлении
динамической памятью.
С точки зрения организации хранения информации физическая среда может рассматриваться как накопитель. Общая
схема организации записи и считывания информации представлено на рисунке 3.2.
На схеме изображены
РА – регистр адреса;
Дешифратор адреса (ДША) где отдельно имеется – дешифратор строк и отдельно – дешифратор столбцов (схема выбора адреса, СВА);
ИШ – информационная шина (шина данных);
СЗСЧ – сигнал записи, сигнал считывания;
УАЗУ – управляющий автомат ЗУ (дешифратор команд);
Рсл – регистр слова данных (буферный регистр);
у1, у2, у3 – функциональные сигналы.
56
В процессе работы с запоминающим устройством на рис.
3.2 выполняются операции записи, хранения, считывания данных. Запись данных – процесс занесения информации в ЗУ для
хранения. Хранение информации – процесс поддержания данных в неизменном состоянии после их записи, обеспечивающий
возможность последующего считывания данных в произвольный
момент времени. Считывание (или чтение) – процесс преобразования физического состояния запоминающей среды, отображающей хранимую информацию, в информационные сигналы стандартной формы. Эти информационные сигналы позволяют восстановить исходную информацию/сообщение, существовавшую
на момент записи.
УУ
0 1
1 1 0
2 01
Д
Ш
А
n-1
1
0
Накопитель
k 1 1
y1
PA
y2
АШ
0
y3
УА
ЗУ
СЧ
ЗП
Буфер
адреса
Матрица
элементов
памяти
0 1 Рсл 1
n-1
0 1
Дешифратор
команд
Буфер
ввода/
вывода
ИШ
к процессору
ИШ
Рис. 3.2 – Схема организации записи и считывания информации
Схема на рис. 3.2 работает по следующей процедуре:
1. Из процессора из АШ поступает адрес накопителя, по которому производится запись или считывание данных.
57
2. При записи в регистр слова (Рсл) по ИШ поступают данные.
3. По ШУ в УАЗУ поступает сигнал записи или считывания.
4. Формируются для записи сигналы у1+у2 (ЗП) для считывания сигналы у1+у3(СЧ)
5. СВА определяет абсолютный или физический адрес
ячейки накопителя для записи/считывания данных (номер/адрес
строки и номер/адрес столбца)
При записи данные, из Рсл передаются в требуемую
ячейку накопителя; при считывании данные из ячейки накопителя переносятся в Рсл, при следующем такте данные из Рсл передаются на шину данных. С учетом вышесказанного схемотехническое изображение микросхемы ЗУ RAM имеет вид:
Рис. 3.3 – Условное обозначение ЗУ
Здесь сигналы управления от контроллера памяти подаются на специализированные входы. В динамических ОЗУ при
мультиплексировании адресных входов используются два управляющих входа сигналов строба:
 RAS# (Row Address Strobe – строб адреса строки);
 CAS# (Column Address Strobe–- строб адреса столбца,
или колонки).
Сигналы на этих входах переводятся в активное состояние
(в «0» в тот момент, когда на адресных входах установлен адрес
строки или адрес столбца соответственно.
Управление режимом обращения: чтение или запись осуществляется через специальный вход. Частым его обозначением
58
является WE# (Write Enable – разрешение записи). Вход этот
обычно инверсный (это и обозначает символ #), т.е. режим записи
включается при нулевом значении сигнала на данном входе, а
при единице на входе производится чтение.
В динамических оперативных ЗУ используется прием
мультиплексирования адресных входов. Суть этого приёма состоит в поочередной подаче на одни и те же адресные входы микросхемы памяти МПр сначала старшей части (половины) адреса
– адреса строки (Row Address), а затем – младшей части – адреса
столбца (Column Address). Это позволяет уменьшить вдвое количество требующихся адресных входов, что улучшает схемотехнические решения, но увеличивает время обращения к памяти.
В статических ЗУ все разряды адреса подаются на адресные
входы одновременно.
Количество входов данных DI (Data Input) отражает разрядность информационной шины и может быть равно разрядности хранимых слов в памяти. Количество выходов данных DO (
Data Output) также может быть равно разрядности хранимых
слов. Во многих случаях входы и выходы данных объединяются,
что позволяет уменьшить вдвое количество выводов данных у
микросхем памяти, а также упростить их подключение к шинам
данных.
Асинхронные динамические ОЗУ выполняют операции
чтения и записи, получив лишь запускающий сигнал (обычно,
сигнал строба адреса) независимо от каких-либо внешних синхронизирующих сигналов. В быстром страничном режиме FPM
(Fast Page Mode) используется (пакетный) цикл обращений, где
сначала задаётся адрес строки как первый адрес, а для всех последующих обращений задаётся только адрес столбца.
У синхронной памяти SDRAM присутствует синхросигнал
CLK (Clock), по переднему фронту которого производятся все переключения в микросхеме. Кроме этого сигнала имеется также
сигнал CKE (Clock Enable).
Вариантом запуска регенерации является подача только одного сигнала RAS# без последующего CAS#. Такой вариант называется ROR (RAS Only Refresh), а адреса регенерируемых строк
формируются контроллером памяти и подаются на адресные
входы микросхемы.
59
Длина пакетов в SDRAM программируется, например, пакет длиной 4 цикла (всего 32 байта). Процедура доступа к данным
считывания является продолжительной. Поэтому в современных
МПр контроллер памяти интегрирован в кристалл центрального
МПр. С учётом необходимости подзарядки процедура записи или
чтения в SDRAM памяти выполняется в три этапа:
1. Сначала при подаче сигнала RAS# происходит выбор
нужной строки, или в терминах, принятых для этой памяти, выполняется команда активации банка.
2. Затем выполняются требуемые операции записи или чтения и передачи данных.
3. После записи или чтения строку, к которой выполнялось
обращение, надо закрыть (выполнить подзаряд банка), иначе
нельзя будет обратиться к новой строке этого же банка (вновь его
активировать).
В памяти типа DDR ( Double или Dual Data Rate), в которой
за один такт осуществляются две передачи данных – по переднему и заднему фронтам каждого синхроимпульса. Для DDR
SDRAM указывают скорость передачи данных, например, с учетом передачи за один раз 8 байтов данных скорость передачи (при
двух передачах за такт) при частоте шины 133 МГц составит 2 ×
133 × 8 = 2128 Мбайт/с.
Основные команды, выполняемые микросхемой DDR
SDRAM следующие
 подзаряд одного банка;
 подзаряд всех банков;
 активация банка;
 запись;
 запись с автоподзарядом;
 чтение;
 чтение с автоподзарядом;
 завершение пакета;
 нет операции;
 снятие выборки устройства;
 вход в режим пониженного энергопотребления;
 выход из режима пониженного энергопотребления.
60
3.2 Виды аппаратных средств запоминающих устройств
Физическая оперативная память – память, в которой размещаются данные, обрабатываемые командами, и сами команды
в ходе непосредственного выполнения (интерпретации) программ. Ячейкам физической памяти МПр присваивается уникальный адрес – цифровое обозначение ячейки памяти. Пространство памяти, которое доступно МПр, может охватывать несколько Физическая оперативная память конструктивно исполняется в виде модулей различной емкости и форм-фактора (размер,
расположение контактов). Пример внешнего вида одного из самых распространенных видов памяти DDR представлен на рис.
3.4.
Рис. 3.4 – Внешний вид модуля оперативной памяти стандарта
DDR
Физически считывание микрокоманды из ячейки запоминающего устройства означает появление на выходах ЗУ определенного уровня сигнала (высокий или низкий уровень). Соответственно, формируется двоичный код команды, который поступает на входы МПр, где рассматривается как функциональный
сигнал управления.
61
Изменение емкости модуля (устройства, «планки») оперативной памяти за 40 лет показано на рис. 3.5.
Рис. 3.5 – Изменение емкости модуля оперативной памяти
Некоторые типы современных МПр могут конструктивно
объединять на одном кристалле не только устройства управления
внешней физической памятью, но и саму физическую память, а
также устройства ввода/вывода. Такие МПр именуются «системами на кристалле», SoC (System-on-Chip).
Примером самого простого ПЗУ является матричное ПЗУ.
В матричном ПЗУ информацию можно записать однократно, при
этом для записи используется процедура однократного изменения элементов запоминающей матрицы из поликристаллического
кремния. Достоинством является дешевизна производства, а недостатком является возможность использования только для однократной записи программы.
В (пере)программируемом ПЗУ, ППЗУ постоянное соединение проводников запоминающей матрицы производится с помощью плавных перемычек, причем при определенных условиях
перемычки могут восстанавливаться, тем не менее, программное
ПЗУ для записи программы требуют специального устройств, которое называется программатор (см. рис. 3.6 ).
62
Рис. 3.6 – Структура записи в ППЗУ
Следующий этап развития ППЗУ – использование в качестве ЗЭ МОП- или КМОП-транзисторов. Ячейки ЗУ в электрически перепрограммируемом ЗУ (ЭППЗУ) представляют собой
МОП-транзисторы с плавающим затвором. Затвор окружен оксидом кремния, т.е. диэлектриком. В обычном состоянии (до записи) заряда в плавающем затворе нет, транзистор ток не проводит (см. рис. 3.7)
Рис. 3.7 – Структура ячейки ЭППЗУ со стиранием данных
ультрафиолетовым излучением
63
При программировании на второй затвор подается высокий
потенциал и в плавающем затворе появляется индуцированный
заряд за счет туннельного эффекта. При снятии напряжения заряд на затворе сохраняется. Стереть информацию можно с помощью ультрафиолетового излучения, которое нарушает свойство
диэлектрика; или с помощью подачи напряжения на второй затвор.
Электрическим стереть информацию можно в электрически стираемом ППЗУ, ЭСППЗУ. Такие микросхемы выпускаются
с 1971 года (см. рис. 3.8) и составляют основу для создания т.н.
флэш (flash) памяти.
Рис. 3.8 – Структура ячейки ППЗУ с электрическим стиранием
Ячейка ЗУ флэш-памяти состоит из одного униполярного
(полевого) транзистора. В специальной электрически изолированной области находятся два затвора — управляющий, осуществляющий выбор строки матрицы ЗУ и плавающий затвор. На
подложке расположены исток и сток. Слой диоксида, отделяющий сток от плавающего затвора, имеет малую толщину, около
10 нм. Наличие или отсутствие заряда на плавающем затворе
определяет характер информации, хранящейся в ячейке ЗУ, т.е.
плавающий затвор является программируемым элементом
ячейки ЗУ. Распознавание состояния плавающего затвора проис-
64
ходит с помощью измерения порогового напряжения транзистора. Это состояние интерпретируется как логический «0» или
логическая «1».
Принцип записи ЭСППЗУ основан на том, что на узел «Выбор затвора» подают положительное напряжения, превышающего критическое значение (около 20…30 В). Если на плавающий затвор надо ввести заряд (соответствует логической «1»), то
на стоке устанавливается нулевое напряжение. Происходит туннелирование электронов на плавающий затвор. При записи «0»
на стоке устанавливают такое же напряжение, как и на ««Выборе
затвора».
Для стирания требуется удалить заряд на плавающем затворе. Для этого на «Выбор затвора» подают нулевое напряжение, а на сток – высокое напряжение. В результате электроны совершают переход из плавающего затвора на сток. Время чтения
информации из ЭСППЗУ составляет до 30 нс, потребляемая мощность – до 100 мВт, емкость – свыше 1 Мбит. Количество циклов
записи-чтения составляет не менее 1 миллиона или 7…8 лет использования.
По организации матрицы ячеек ЭСППЗУ различают архитектуры NOR и NAND. В архитектуре NOR транзисторы объединяются своими стоками параллельно, как бы образуя логический
элемент ИЛИ-НЕ (Not OR, NOR). Эта архитектура обеспечивает
высокое быстродействие произвольного считывания, что позволяет исполнять программы прямо из флэш-памяти (не копируя в
ОЗУ) без потери производительности.
В архитектуре NAND несколько транзисторов разных
ячеек соединяются последовательно, образуя логический элемент И-НЕ (Not AND, NAND), что дает высокую скорость последовательных обращений к ячейкам памяти за 50 нс и менее.
Память NAND применяют в твердотельных устройствах
хранения. Архитектура NAND позволяет значительно уменьшить
размер микросхемы и тем самым снизить ее себестоимость. Микросхемы NAND обеспечивают более высокую плотность хранения информации, поэтому для записи/хранения большого количества информации используется преимущественно именно эта
микросхема (флэш-накопители, карты памяти). Однако для по-
65
байтового произвольного доступа (например, для хранения программного кода BIOS, мобильных телефонов), архитектура NOR
предпочтительней, поскольку скорость произвольного доступа у
нее выше.
Недостатком Flash ПЗУ является ограничение циклов записи циклов – в среднем до 1..10 млн. разрядов/зарядов, что эквивалентно 7–10 годам эксплуатации. Время доступа к данным
на Flash ПЗУ примерно 5-10 мс).
3.3 Реализация кэш-памяти
Кэш (caсhe) память на основе ЭСППЗУ предназначен для
хранения данных необходимых для текущих операций процессора. Кэш использует свойство программного обеспечения, согласно которому 90% обращений в память производится по ограниченной области адресов. Эта область называется рабочим
множеством, которое медленно перемещается в памяти по мере
выполнения программы. Соответственно текущее рабочее множество данных (блок данных) можно сохранять в ограниченной
памяти с минимальным временем доступа и чтения/записи. Блок
данных объединён последовательными адресами (см. рис. 3.9).
Рис. 3.9 – Организация кэш-памяти МПр
66
В кэше каждое слово данных сопровождается адресным
тэгом, указывающим, какой блок данных основной памяти представляет данная запись. В качестве тэга может использоваться
смещение относительно номера страницы памяти (младшие биты
адреса). Т.о. кэш - непосредственно адресуемая память. Выборка
или считывание данных из кэша проводится по шаблону выборки. В некоторых источниках шаблон называется ключом. Разрядность кэша составляет от 4 до 128 байт. Ёмкость кэш памяти
составляет от 4 кбайт до 16 Мбайт в зависимости от уровня кэша.
Выделяют два типа кэш памяти:
 Кэш-память с запоминанием новой информации одновременно в кэше и оперативной памяти (сквозное запоминание). В
оперативной памяти всегда есть последняя копия информации,
хранящейся в кэше. Однако в этом случае длинный цикл доступа
к данным в ОЗУ снижает общую производительность вычислительной системы.
 Кэш-память с вытеснением, когда запоминание результатов обработки данных МПр производится только в кэш-памяти.
Эти результаты копируются в оперативную память только при
передаче во внешние устройства или при вытеснении информации из кэша при загрузке новых данных и(или) программ.
Уровень кэша определяется близостью к CPU процессора.
Кэш 1-го уровня, L.1 – имеет физическую ширину (разрядность) равную шине данных. Находится на кристалле процессора и может рассматриваться как регистр. Включает, например
4096 блоков (bloks) по 2 слова (word) в блоке. Время доступа 2
нс. Может разделяться на кэш L.1 инструкций (команд) и кэш L.1
данных.
Кэш 2-го уровня – находится на кристалле процессора и
мультиплексирует данные системной шины и кэша первого
уровня. Включает, например 64K (64 x 1024) блоков (bloks) по 4
слова (word) в блоке. Время доступа 10 нс.
Кэш 3-го уровня – находится вне кристалла процессора,
но непосредственно подключен к нему. Емкость до 16 Мбайт,
функционально является СОЗУ. Время доступа 10…100 нс.
67
Физически размер одной ячейки запоминающего устройства кэш–памяти достаточно большой и составляет 6…8 транзисторов и занимает площадь 0,57…0,7 мкм2. В результате размер
кэш–памяти ограничивается физическими размерами кристалла
МПр, что ограничивает емкость L.1 и L.2.
Обычно содержимое кэш-памяти L1 целиком находится в
кэш-памяти L2; все содержимое L2 является частью содержимого
основной памяти ОЗУ.
Существует несколько способов организации кэш-памяти
(см. рис. 3.10). Выделяют три способа организации кэш-памяти.
 Кэш полностью ассоциативный – блок (block) основной
памяти может находиться в любом месте кэша.
 Кэш с прямым отображением – каждый блок основной
памяти имеет фиксированное место в кэше. В итоге блоки основной памяти с одинаковыми младшими разрядами хранятся в
одинаковых блоках кэша (применяется в современных МПр).
 Множественно-ассоциативный кэш – блок основной памяти размещается на ограниченном числе мест в кэше. Создаётся
группа блоков, в частности, при n-блоках создаётся n-каналов.
Чаще всего применяется двух-четырёх канальная множественноассоциативная память (применяется в современных МПр).
Рис. 3.10 – Запись информации в кэш-память
68
В частности, запись позволяет обеспечить синхронизацию
данных между кэш и ОЗУ, для этого используется специальные
алгоритмы. Имеется следующая цепочка операций: чтение оригинала блока из кэша – модификация части блока – запись нового
значения блока. Например, модифицированный блок кэш-памяти
записывается в ОЗУ только после полного замещения. Для того,
что бы отметить модифицировался блок или нет используют специальный бит состояния. Если бит не изменил своего значения,
то копирование в ОЗУ отменяется.
3.4 Аппаратные средства ввода-вывода данных
Вводом/выводом (ВВ) – называется процесс обмена (переноса) данных между МПр, основной памятью ОЗУ и внешними
устройствами ввода-вывода, к которым относятся НЖМД, НМЛ,
накопитель на оптическом диске (НОД), магнитооптический
накопитель, клавиатура, манипулятор типа «мышь», прочие
внешние устройства, в т.ч. процессоры других управляющих
устройств.
Устройства ввода-вывода – устройства, специализированные на ввод программ и данных в управляющий комплекс
средства связи, вывод результатов обработки данных УК, а также
преобразование данных из одной формы в другую. Для связи с
УК или микропроцессорной системой устройства ввода-вывода
подключаются к параллельным или последовательным шинам
ввода-вывода или к общесистемным шинам. Подключение к шинам осуществляется непосредственно, или с помощью контроллеров (адаптеров) ввода/вывода.
Контроллер ввода-вывода (контроллер ВВ) есть микропроцессорное устройство, предназначенное для управления процессами ввода-вывода. Контроллер ВВ осуществляет приём/передачу сигналов от внешних устройств, их схемную или программную обработку с приёмом/передачей управляющих или информационных сигналов на шину для МПр или ОЗУ. Контроллеры ВВ согласуют уровни электрических сигналов; преобразуют запросы/команды внешних устройств в формат, необходимый микропроцессору и наоборот; управляют обменом данными.
69
В процессе ввода/вывода передается информация двух видов:
управляющие данные (командные слова) и собственно данные.
Управляющие данные от МПр – инициируют действия, не
связанные непосредственно с передачей данных, например, запуск устройства, запрещение прерываний и т.п. Управляющие
данные от внешних устройств (слова состояния) – содержат информацию об определенных признаках, например, о готовности
устройства к передаче данных, о наличии ошибок при обмене и
т.п.
Состояние обычно представляется в декодированной
форме – один бит для каждого признака. Перечисленные данные
хранятся в специализированных программных или аппаратных
регистрах. Регистр, содержащий группу бит, к которой процессор обращается в операциях ВВ, образует порт ВВ. Таким образом, наиболее общая модель внешнего устройства, которое может выполнять ввод и вывод, содержит четыре регистра ВВ: регистр выходных данных (выходной порт), регистр входных данных (входной порт), регистр управления и регистр состояния
(рис. 3.11).
.
Рис. 3.11 - Общая функциональная схема внешнего устройства
Каждый из этих регистров имеет уникальный адрес, который идентифицируется дешифратором адреса. В зависимости от
особенностей устройства общая модель конкретизируется,
70
например, отдельные регистры состояния и управления объединяются в один регистр, в устройстве ввода (вывода) имеется
только регистр входных (выходных) данных, для ввода и вывода
используется двунаправленный порт.
Непосредственные действия, связанные с вводом/выводом,
реализуются одним из двух способов, различающихся адресацией регистров ВВ.
Пусть системный интерфейс основан на шинной топологии. Тогда общесистемная шина – совокупность линий, иногда
просто проводников, соединяющая несколько компонентов в
микропроцессорной системе. Эти линии делятся на 3 типа – адреса, данных и управления. Иногда по одним и тем же проводникам в разные моменты времени передаются и адрес и данные – в
этом случае говорят, что шина мультиплексирована.
Существует интерфейс с изолированными шинами и интерфейс с общими шинами. Интерфейс с изолированными шинами характеризуется раздельной адресацией памяти и внешних
устройств при обмене информацией. Изолированный ВВ предполагает наличие специальных команд ввода/вывода, общий формат которых показан на рис. 3.12.
Рис. 3.12 – Формат команд ввода-вывода
При выполнении команды ввода с кодом операции (КОП)
IN содержимое адресуемого входного регистра PORT передается
во внутренний регистр REG процессора, а при выполнении команды с КОП OUT содержимое регистра REG передается в выходной порт PORT. В процессоре могут быть и другие команды,
относящиеся к ВВ и связанные с проверкой и модификацией содержимого регистра управления и состояния.
71
Интерфейс с общими шинами (ввод/вывод с отображением
на память) имеет организацию, при которой часть общего адресного пространства памяти МПр отводится для внешних
устройств, регистры которых адресуются так же, как и ячейки памяти. Если, к примеру, адресное пространство памяти составляет
64 Кб (64К, К=1024), а для программного обеспечения достаточно 32 Кб, то область адресов от 0 до 32К-1 используется для
памяти, от 32К до 64К-1 - для ввода/вывода. При этом признаком,
дифференцирующим обращения к памяти и портам ВВ, может
быть старший бит адреса. В этом случае для адресации портов ВВ
используются полные адресные сигналы: READ (чтение), WRITE
(запись).
В операционных системах ЭВМ имеется набор подпрограмм (драйверов ВВ), управляющих операциями ВВ стандартных внешних устройств. Благодаря им пользователь может не
знать многих особенностей внешнего устройства и интерфейсов
ВВ, но применять унифицированные программные протоколы
для ВВ.
Различают минимум два способа передачи при ВВ. При
синхронной последовательной передаче каждый передаваемый
бит данных сопровождается импульсом синхронизации, информирующим приемник о наличии на линии информационного
бита. Асинхронная последовательная передача данных означает, что у передатчика и приемника нет общего генератора синхроимпульсов и что синхронизирующий сигнал не посылается
вместе с данными.
В УК применяются три режима ввода/вывода:
 программно-управляемый ВВ (нефорсированный ВВ);
 ВВ по прерываниям (форсированный ВВ);
 прямой доступ к памяти.
Программно-управляемый ВВ характеризуется тем, что
инициирование и управление ВВ осуществляется программой,
выполняемой процессором, а внешние устройства играют сравнительно пассивную роль и сигнализируют только о своем состоянии, в частности, о готовности к операциям ввода/вывода.
Ввод–вывод по прерываниям инициируется не процессором, а внешним устройством, генерирующим специальный сигнал прерывания. Реагируя на этот сигнал готовности устройства
72
к передаче данных, процессор передает управление подпрограмме обслуживания устройства, вызвавшего прерывание. Действия, выполняемые этой подпрограммой, определяются пользователем, а непосредственными операциями ВВ управляет процессор.
Различают следующие виды прерываний:
 Внутрипроцессорные – возникают при попытке МПр
выполнить операцию с ошибочным кодом или в результате аппаратного сбоя;
 Внутрисистемные – возникают в случае тех или иных
событий на устройствах, не входящих в состав МПр (прерывания
от таймера, от устройств ввода-вывода, нарушение электропитания, ошибки обращения к ОСШ);
 Прерывания, намеренно заложенные в программу МПр
(планируемые прерывания) – используются для отладки ПО;
 Межмашинные прерывания – возникают при обмене
данными между различными МПр при межмашинной связи.
В МПР-системах обычно используется одноуровневая система прерываний, т. е. сигналы «Запрос на прерывание» от всех
внешних устройств, ВУ поступают на один вход процессора. Поэтому возникает проблема идентификации ВУ, запросившего обслуживание, и далее – реализация заданной очередности (приоритета) обслуживания ВУ при одновременном поступлении нескольких сигналов прерывания. Поэтому существуют два основных способа идентификации ВУ, запросивших обслуживания по
прерыванию:
 программный опрос регистров состояния (разряд «Готовность ВУ») контроллеров всех ВУ;
 использование векторов прерывания.
При программном опросе в конце последнего машинного
цикла выполнения очередной команды основной программы процессор проверяет наличие требования прерывания от ВУ. Если
сигнал прерывания есть и в процессоре прерывание разрешено,
то процессор переключается на выполнение подпрограммы обработки прерываний. Начинается опрос регистров состояния контроллеров всех ВУ, работающих в режиме прерывания. Как
73
только подпрограмма обнаружит готовое к обмену ВУ, сразу выполняются действия по его обслуживанию. Программный опрос
используется только в тех случаях, когда отсутствуют жесткие
требования на время обработки сигналов прерывания внешних
устройств. Приоритет ВУ определяется порядком их опроса.
При использовании векторов прерывания в некоторой области памяти ОЗУ существует таблица, где хранятся адреса процедур обработки прерывания (эта таблица называется таблицей
векторов прерываний). Как только сигнал прерывания получен,
МПр выполняет команду перехода (безусловного или условного)
на строку таблицы, соответствующей данному прерыванию. Затем по адресу, полученному из таблицы, производится переход в
ту область памяти, где хранится процедура обработки прерывания.
Режим прямого доступа к памяти DMA (direct memory
access) – метод обращения внешнего устройства к оперативной
памяти компьютера или управляющего комплекса без участия
процессора. Используется, когда мощности процессора для обработки запросов на прерывания недостаточно, в результате чего
скорость обработки данных существенно замедляется. Указанные режимы обеспечиваются особенностями конструкции шин.
В частности, на шине есть линии прерывания IRQ (Interrupt
Request) и прямого доступа в память DMA (Direct Memory Access).
Линии прерывания служат для того, чтобы сигнализировать процессору (в нашем случае – контроллеру шины, который
транслирует прерывания шины в прерывания процессора) о том,
что на шине произошло некоторое событие, требующее переключения МПр с выполнения основной задачи на задачу обработку
этого события.
Для выполнения прямого доступа в память ОЗУ, устройство ввода-вывода посылает (см. рис. 3.13) сигналы запроса прерывания для DMA, DRQ (DMA Request), в сторону контроллера
DMA. Контроллер DMA формирует сигнал запроса шины для
DMA, HRQ (Hold DMA Request) в сторону ЦПУ. ЦПУ, получив
сигнал HRQ, завершает текущий обмен и временно отключается
от общей системной шины, при этом генерируется сигнал HDLA
74
в сторону контроллера DMA и управление обменом передаётся
этому контроллеру.
Рис. 3.13 – Взаимодействие ЦПУ и контроллера DMA
Контроллер DMA выставляет сигнал подтверждения прямого доступа к памяти DACK 1…DACK N (DMA Acknowledge)
в сторону внешнего устройства, что может рассматриваться как
разрешение начала обмена данными. Управление доступом к общей системной шине для операции ВВ передаётся внешнему
устройству; контроллер DMA формируют сигнал AEN (address
enable), который получают по общей системной шине все остальные устройства, которые извещаются о начале операции прямого
доступа к памяти. Контроллер DMA с этого момента управляет
обменом внешнее устройство – оперативная память. Как только
обмен заканчивается, контроллер DMA снимает запрос DRQ и
AEN; управление доступом к шине возвращается к ЦПУ. За
время DMA ЦПУ может выполнять другие задачи, что безусловно повышает производительность системы в целом.
Под устройством сопряжения понимается специализированный микропроцессор, микроконтроллер или микросхема,
выполняющая функцию сопряжения внешней среды – физической среды распространения сигнала электросвязи – с вышестоящими уровнями согласно модели взаимосвязи открытых систем.
75
Устройство сопряжения фактически формирует стык между каналами, трактами физическими линиями и оборудованием узла
коммутации. Устройство сопряжения может реализовывать
функции физического, канального и частично – сетевого уровня
модели взаимосвязи открытых систем. В качестве устройств сопряжения на узлах коммутации применяются сетевые адаптеры,
мультиплексоры, сетевые процессоры и коммуникационные процессоры/контроллеры. Рассмотрим их последовательно.
3.5 Основные выводы по главе 3
1. Запоминающие устройства в составе аппаратных средств
телекоммуникационных систем отличаются способом доступа к
ячейкам ЗУ, способом хранения информацией и физической природой.
2. Процедуры записи и считывания информации ЗУ осуществляются синхронно. В качестве энергонезависимых ЗУ все
чаще используются микросхемы электрически стираемых и перепрограммируемых ЗУ, ЭСППЗУ.
3. Для минимизации времени доступа к данным для записи
или считывания используется энергозависимая кэш-память, в которой временно размещаются данные из оперативной памяти.
3.6 Вопросы для самоконтроля по главе 3
1. Что такое «запоминающее устройство», для чего оно
применяется?
2. В чем разница между статической и динамической памятью?
3. Как формируется физический адрес в накопителе запоминающего устройства?
4. Каковы основные способы размещения данных в кэш-памяти?
5. Каким образом стирается информация в ячейке ЭСППЗУ?
6. В чем заключаются особенности режима DMA?
7. Почему кэш-память L.1 имеет ограниченную емкость?
76
Глава 4 Аппаратные средства и схемотехника обработки
цифровых сигналов в телекоммуникационных системах
4.1 Аппаратные средства, схемотехника и интерфейсы АЦП
Передача информации в телекоммуникационных системах осуществляется в виде электрических, оптических сигналов
и радиоволн. Для обеспечения качественной передачи требуется
преобразовать информацию из непрерывного или дискретного
сигнала в линейные физические сигналы, передаваемые через канал связи и физическую среду распространения сигнала c помощью модуляции и кодирования.
Модуляция – процесс изменения параметра (параметров)
сигнала, переносящего информацию, в зависимости от параметров первичного сигнала, поступающего от источника сообщения.
Модуляция может осуществляться для непрерывного исходного
сигнала:
 на основе непрерывного аналогового синусоидального
сигнала, называемого несущей – аналоговая модуляция;
 на основе дискретного сигнала в виде импульсов – импульсная или цифровая модуляция, чаще всего – импульсно–кодовая модуляция.
При использовании для модуляции аналогового сигнала в
качестве изменяемых параметров рассматривается изменение амплитуды, частоты или фазы синусоидального сигнала несущей
частоты.
В случае использования дискретного сигнала самой распространенной является импульсно–кодовая модуляция, ИКМ
(Pulse Code Modulation, РСМ). Здесь исходный аналоговый сигнал кодируется сериями импульсов, представляющими собой
цифровые коды амплитуд в точках отсчета аналогового сигнала
(см. рис. 4.1).
Рис. 4.1 – Дискретизация и квантование аналогового сигнала в
процессе ИКМ
На рис. 4.1 показано, как исходный сигнал подвергается
процессу дискретизации по времени. Дискретизация по времени,
выполняется в соответствии с теоремой Котельникова. Согласно
данной теореме Котельникова (теорема Найквиста–Шеннона),
если исходный аналоговый сигнал x(t) имеет ограниченный
спектр, то этот сигнал может быть восстановлен по своим дискретным отсчетам, взятым с частотой более удвоенной максимальной частоты спектра Fmax , где Fmax – верхняя частота спектра
исходного аналогового сигнала. Иными словами:
f ДИСКР  2 Fmax
Из этого следует, что период дискретизации T ДИСКР аналогового сигнала, т.е. периоды времени, через которые формируются дискретные отсчеты, рассчитывается по формуле:
Т ДИСКР 
1
.
2Fmax
Поскольку ИКМ первоначально разрабатывалась для передачи речи с диапазоном частот от 0,3 до 3,4 кГц по цифровым
78
телефонным каналам, то частота дискретизации должна быть
больше, чем 6,8 кГц и окончательно стандартизирована как 8 кГц.
Таким образом, амплитуда сигнала фиксируется 8000 раз в секунду, то есть каждые 125 мкс. В результате получаются т.н. единичные отсчеты сигнала – отсчеты сигнал для квантования.
Квантование по уровню следует за дискретизацией и
предусматривает разбиение диапазона значений амплитуд отсчетов сигналов на конечное число интервалов равной или неравной
длины по оси ординат (по вертикали). Длина такого интервала
называется шагом квантования Δ, соответственно, через шаг Δ
следуют уровни квантования. Каждому уровню квантования сопоставляется двоичный код, с помощью которого значение амплитуды квантованного сигнала выражается в битах. Чем длиннее код в битах, тем больше уровней квантования. Например, для
8 бит в ИКМ количество возможных уровней квантования соответствует 256. Тогда шаг квантования Δ можно рассчитать по
формуле:
U
U
  max n min , где
2
Umax – максимальный уровень напряжения сигнала;
Umin – минимальный уровень напряжения сигнала;
n – число разрядов для кодирования уровней сигнала.
Аналогово–цифровые преобразователи, АЦП – устройства,
которые принимают входные аналоговые сигналы и генерируют
соответствующие им цифровые коды, пригодные для обработки
другой аппаратурой телекоммуникаций.
В основу классификации АЦП положен признак, указывающий как осуществляются операции квантования и кодирования
– последовательно, параллельно, либо последовательно–параллельно. Общее обозначение и описание схемотехники АЦП приведено на рис. 4.2.
Опорное напряжение АЦП задает диапазон входного постоянного или изменяющегося напряжения, на котором производится преобразование. На некоторые АЦП можно подавать два
опорных напряжений с разными знаками, тогда АЦП способен
работать как с положительными, так и с отрицательными входными напряжениями.
79
Рис 4.2 – Обозначение микросхемы АЦП (www.intuit.ru)
Выходной цифровой код N (n-разрядный) однозначно соответствует уровню входного напряжения. Код может принимать
2n значений, то есть АЦП может различать 2n уровней входного
напряжения. Количество разрядов выходного кода n представляет собой важнейшую характеристику АЦП. В момент готовности выходного кода выдается сигнал окончания преобразования
RDY (ready), по которому внешнее устройство может читать код
N.
Тактовый сигнал CLK задает частоту преобразования, то
есть частоту выдачи выходных кодов. Предельная тактовая частота — второй важнейший параметр АЦП. В некоторых микросхемах имеется встроенный генератор тактовых сигналов, поэтому к их выводам подключается кварцевый генератор или конденсатор, задающий частоту преобразования. Сигнал CS разрешает работу микросхемы.
АЦП последовательного типа (АЦП с поразрядным
уравновешиванием) на рис. 4.3. является наиболее распространенным вариантом последовательных АЦП. Здесь измеряемая величина последовательного сравнивается с 1/2, 1/4, 1/8 и т.д. от ее
полной шкалы. Это позволяет для N-разрядного АЦП последовательного приближения выполнить весь процесс преобразования
из N последовательных шагов (итераций) вместо 2N-1 при использовании последовательного счета и получить существенный выигрыш в быстродействии.
80
Рис 4.3 – Описание АЦП последовательного типа (www.intuit.ru)
На рис. 4.3 входное напряжение последовательно сравнивается одним единственным компаратором с несколькими эталонными уровнями напряжения, и в зависимости от результатов
этого сравнения формируется выходной код.
АЦП параллельного типа на рис. 4.4 работает по более
простому принципу. Здесь входное напряжение сравнивается с
помощью компараторов с уровнями, формируемыми делителем
напряжения. Выходные сигналы компараторов с помощью шифратора (CD) преобразуются в n-разрядный двоичный код. Шифратор выдает на выход номер последнего из сработавших (то есть
выдавших сигнал логической единицы) компараторов.
Например, в случае 3-разрядного АЦП (на рис. 4.4) при величине входного напряжения от 0 до 1/8 опорного напряжения
выходной код будет 000, при входном напряжении от 1/8 до 2/8
опорного напряжения сработает первый компаратор, что даст выходной код 001, при входном напряжении от 2/8 до 3/8 опорного
напряжения сработают компараторы 1 и 2, что даст выходной код
010, и т.д.
81
Рис 4.4 - АЦП параллельного типа (www.intuit.ru)
Последовательно-параллельные АЦП являются компромиссом между стремлением получить высокое быстродействие и
желанием сделать это по возможности меньшей ценой. Последовательно–параллельные АЦП подразделяют на многоступенчатые, конвейерные и многотактные.
Цифровой интерфейс АЦП определяет способ подключения АЦП к приемнику выходного кода, например, МПр или
цифровому процессору сигналов. Свойство цифрового интерфейса непосредственно влияют на уровень верхней границы частоты преобразования АЦП. Наиболее часто применяют способ
связи АЦП с процессором, при котором АЦП является для процессора как бы одной из ячеек памяти.
При этом АЦП имеет необходимое число адресных входов,
дешифратор адреса и подключается непосредственно к адресной
шине и шине данных процессора. Для этого он обязательно должен иметь выходные каскады с тремя состояниями.
Здесь выходная величина может быть считана в виде последовательного кода прямо с компаратора или регистра последовательного приближения (РПП).
Другой способ предусматривает использование АЦП с последовательным интерфейсом выходных данных.
82
На рис. 4.5. приведена схема, реализующая последовательный SPI (serial port interface) интерфейс. Процессор является ведущим (master).
Рис. 4.5 – Пример последовательного интерфейса АЦП
(www.intuit.ru)
Процессор инициирует начало процесса преобразования
задним положительным фронтом (срезом) сигнала на входе
«Пуск» АЦП. С тактового выхода процессора на синхро-вход
АЦП поступает последовательность тактовых импульсов. Начиная со второго такта после пуска, на выходе данных. АЦП формирует последовательный код выходного слова старшими битами вперед. Этот сигнал поступает на MISO (master - input, slave
- output) вход процессора.
Простейший интерфейс обеспечивает наименьшее время
цикла «преобразование - передача данных». Способ имеет два существенными недостатками. Во-первых, переключение выходных каскадов АЦП во время преобразования привносит импульсную помеху в аналоговую часть преобразователя, что вызывает
ухудшение отношения сигнал/шум. Во-вторых, если АЦП имеет
большое время преобразования, то процессор будет занят приемом информации от него существенную часть вычислительного
цикла.
4.2 Аппаратные средства, схемотехника и интерфейсы ЦАП
Цифро–аналоговый преобразователь, ЦАП предназначен
для преобразования числа, представленного, как правило, в виде
двоичного кода, в напряжение или ток, пропорциональные этому
83
числу. Схемотехника аналоговых преобразователей весьма разнообразна.
Классификацию ИС ЦАП можно привести по ряду специфических признаков, например:
1. По роду выходного сигнала: преобразователи с токовым
входом или с выходом по напряжению;
2. По типу цифрового интерфейса: с последовательным
вводом или с параллельным вводом;
3. По числу ЦАП на кристалле: одноканальные и многоканальные;
4. По быстродействию: низкого, среднего и высокого быстродействия;
5. По разрядности.
Большинство схем параллельных ЦАП основано на суммировании токов, сила каждого из которых пропорциональна
весу цифрового двоичного разряда, причем должны суммироваться только токи тех разрядов, значения которых равны 1 (см.
рис. 4.6.).
Рис. 4.6 – Пример обозначения ЦАП (www.intuit.ru)
На цифровые входы ЦАП подается n-разрядный код N, на
аналоговый вход — опорное напряжение Uоп (другое распространенное обозначение — UREF). Выходным сигналом является
напряжение Uвых (другое обозначение – UO) или ток Iвых (другое
обозначение – IO).
При этом выходной ток или выходное напряжение пропорциональны входному коду и опорному напряжению. Для некото-
84
рых микросхем опорное напряжение должно иметь строго заданный уровень, для других допускается менять его значение в широких пределах, в том числе и изменять его полярность (положительную на отрицательную и наоборот). ЦАП с большим диапазоном изменения опорного напряжения называется умножающим ЦАП, так как его можно легко использовать для умножения
входного кода на любое опорное напряжение. Кроме информационных сигналов, микросхемы ЦАП требуют также подключения
одного или двух источников питания и общего провода.
Микросхемы ЦАП отличаются количеством разрядов (от 8
до 24), величиной задержки преобразования (от единиц наносекунд до единиц микросекунд), допустимой величиной опорного
напряжения (обычно — единицы вольт), величинами погрешностей преобразования, технологией изготовления и особенностями внутренней структуры, что нередко накладывает ограничения на их использование.
Для ОЗУ строится однонаправленный информационный
буфер (см. рис. 4.7) с периодическим режимом работы, что позволит записывать в память коды для генерации самых разных
сигналов. В обоих случаях входной регистр ЦАП необходим, информация в него записывается стробом чтения из памяти. Выходной сигнал ЦАП будет состоять из ступенек, высота которых
кратна 2-nUREF.
Рис. 4.7 – Формирование ЦАП аналоговых сигналов
произвольной формы (www.intuit.ru)
Амплитуда выходного сигнала не превышает UREF. Если адреса памяти перебираются счетчиком, то период выходного аналогового сигнала равен 2mT, где T – период тактового сигнала
85
чтения из памяти «-Чт.», а m – количество адресных разрядов памяти.
Рис. 4.8 – Вычисление кодов выборок периодического
аналогового сигнала (www.intuit.ru)
Если надо вычислить коды выборок для генерации какогото периодического сигнала (см. рис. 4.8), то необходимо его период разделить на 2m частей и вычислить соответствующие 2 m
значений этого сигнала Ui. Затем надо пересчитать значения сигn
нала в коды по формуле N i  2 U i , где A — амплитуда сигнала,
A
и взять ближайшее целое значение кода. Нулевое значение сигнала даст при этом нулевой код 000
000, максимальное значение сигнала (равное амплитуде А) даст максимальный код 111
111. В результате подачи этих кодов на ЦАП с периодом Т,
будет генерироваться аналоговый сигнал требуемой формы с амплитудой, равной UREF и с периодом ТВЫХ  2 T .
Важную часть ЦАП составляет цифровой интерфейс, т.е.
схемы, обеспечивающие связь управляющих входов с источниками цифровых сигналов. Структура цифрового интерфейса
определяет способ подключения ЦАП к источнику входного
кода, например, микропроцессору или микроконтроллеру. Свойства цифрового интерфейса непосредственно влияют и на форму
сигнала на выходе ЦАП. В случае, последовательного интерфейса неодновременность поступления битов входного слова на
m
86
управляющие входы ключей преобразователя приводят к появлению узких выбросов, «иголок», в выходном сигнале при смене
кода.
Наиболее часто используется два вариант параллельного
интерфейса. В первом случае, когда разрядность входного слова
(кода) совпадает с разрядностью ЦАП, на его входы подается все
входное слово целиком (см. рис. 4.9).
Рис. 4.9 – Пример схемотехники параллельного интерфейса ЦАП с совпадением разрядности слова (www.intuit.ru)
Интерфейс такого ЦАП включает два регистра хранения и
систему управления. Два регистра хранения нужны, если пересылка входного кода в ЦАП и установка выходного аналогового
сигнала, соответствующая этому коду, должны быть разделены
во времени.
Для подключения многоразрядных ЦАП к 8-разрядным
МПр (см. рис. 4.10) используется второй вариант параллельного
интерфейса. Он предусматривает наличие двух параллельных загрузочных регистров для приема младшего байта входного слова
МР (младший разряд) и старшего байта – СР (старший разряд).
Пересылка байтов входного слова в загрузочные регистры может
происходить в любой последовательности.
87
Рис. 4.10 – Параллельный интерфейса ЦАП с несовпадением разрядности слова (www.intuit.ru)
4.3 Характеристики АЦП и ЦАП
Основные электрические характеристики ЦАП и АЦП
подразделяются на:
 статические, которые задают конечную точность преобразования;
 динамические, характеризующие быстродействие данного класса устройств.
Статические характеристики преобразователей определяются видом характеристик преобразования, которая устанавливает соответствие между значениями аналоговой величины и
цифрового кода. К ним относятся:
Число разрядов (b) – число разрядов кода, отображающего
исходную аналоговую величину, которое может формироваться
на выходе АЦП или подаваться на вход ЦАП. При использовании
двоичного кода под b понимают двоичный логарифм от максимального числа кодовых комбинаций (уровней квантования) на
выходе АЦП или входе ЦАП.
Абсолютная разрешающая способность – средние значения минимального изменения сигнала на выходе ЦАП (α), или
минимального изменения входного сигнала АЦП (m), обусловленные увеличением или уменьшением его кода на единицу.
88
Значение абсолютной разрешающей способности является
мерой измерения всех основных статических характеристик данного класса устройств и часто обозначается как ЕМР (единица
младшего разряда), или просто МР (младший разряд).
Абсолютная погрешность преобразования в конечной
точке шкалы (δFs) — отклонение реальных максимальных значений входного для АЦП (U1RN) и выходного для ЦАП (UORN) аналоговых сигналов от значений, соответствующих конечной точке
идеальной характеристики преобразования (U1RN max и UORN max).
Напряжение смещения нуля U0 — для АЦП это напряжение (Uвхо), которое необходимо приложить к его входу для получения нулевого выходного кода. Для ЦАП — это напряжение,
присутствующее на его выходе (Uвых0) при подаче на вход нулевого кода. Величина U0 обычно выражается в ЕМР.
Нелинейность (δL) — отклонение действительной характеристики преобразования от оговоренной линейной, т.е. это разность реального напряжения, соответствующего выбранному
значению кода и напряжения, которое должно соответствовать
этому коду в случае идеальной характеристики преобразования
устройства. Для ЦАП это напряжение измеряется относительно
центров ступеней указанных характеристик.
Дифференциальная нелинейность (δLд). Это отклонение
действительного шага квантования δ'Lд от его среднего значения
(h) (см.рис. 4.14). Величина δLд измеряется либо в ЕМР
 LД 
 ' LД h
h
, либо в процентах  L Д 
( ' L Д  h )  100
U max
.
Величина дифференциальной нелинейности однозначно
связана с понятием монотонности характеристик АЦП и ЦАП.
Если |δLд| > 1 ЕМР, то приращение выходного сигнала в данной
точке характеристики может быть как положительным, так и отрицательным.
Динамические свойства ЦАП и АЦП обычно характеризуют следующими параметрами:
максимальная частота преобразования (fc max) —
наибольшая частота дискретизации, при которой заданные параметры соответствуют установленным нормам;
89
время установления выходного сигнала (ts) — интервал от
момента заданного изменения кода на входе ЦАП до момента,
при котором выходной аналоговый сигнал окончательно войдет
в зону заданной ширины, симметрично расположенную относительно установившегося значения. Обычно ширина этой зоны задается равной 1 ЕМР.
4.4 Кодирование и модуляция, мультиплексирование и
демультиплексирование
При использовании в качестве исходных дискретных сигналов требуется сопоставить характеристики несущей так, чтобы
можно было различать логический «0» и «1». При амплитудной
модуляции для представления «1» выбирается один уровень амплитуды синусоиды несущей частоты, а для «0» – другой уровень. Этот способ редко используется в чистом виде на практике
из-за низкой помехоустойчивости, но часто применяется в сочетании с другим видом модуляции – фазовой модуляцией (см. рис.
4.11)
Рис. 4.11 – Аналоговая модуляция дискретного сигнала аналоговым
90
При частотной модуляции значения «0» и «1» исходных
данных передаются синусоидами с различной частотой – f0 и f1.
Этот способ модуляции не требует сложных схем. При фазовой
модуляции значениям данных «0» и «1» соответствуют сигналы
одинаковой частоты, но с различной фазой, например, 0 и 180
градусов или 0, 90, 180 и 270 градусов.
Под кодированием в широком смысле подразумевается
представление сообщений в форме, удобной для передачи по каналу связи. Обратная операция – операция восстановления сообщения по принятому сигналу называется декодированием. При
кодировании исходному сообщению пользователя (букве, звуку)
сопоставляется некий условный символ/сигнал. Классический
пример – азбука Морзе. Это сопоставление производит кодер источника информации.
Кодер источника имеет целью обеспечить такое кодирование, при котором путем устранения избыточности существенно
снижается среднее число символов, требующихся для представления одного элемента исходного сообщения.
При отсутствии помех это дает выигрыш во времени передачи или в объеме запоминающего устройства (системы хранения), то есть повышает эффективность системы. Такое кодирование получило название эффективного или оптимального. При
наличии помех в канале связи такое кодирование является своего
рода сжатием сигнала, то есть подготовкой его для дальнейшего
преобразования. С помощью второго кодера – кодера канала (КК)
обеспечивается достоверность при передаче по телекоммуникационным сетям путем дополнительного внесения избыточности
с учетом статистических закономерностей действия помехи в канале связи. Такое кодирование получило название помехоустойчивого.
В цифровых средствах обработки и информации для передачи и представления данных связи используется двоичный код,
когда логическим единицам и нулям соответствуют дискретные
электрические сигналы. Существуют различные способы кодирования:
91
 потенциальный способ – логической единице соответствует один уровень напряжения, а логическому нулю –другой
уровень напряжения;
 импульсный способ – для представления цифр используются импульсы различной полярности, либо часть импульса – перепад т.е. передний или задний фронт импульса.
При передаче прямоугольных импульсов по протяженным
сетям связи происходит их искажения (например, «заваливание»
фронтов). Поэтому для надежного распознавания сигнала («0»
или «1») на приемном конце линии связи применяют специальные способы кодирования. Например, медленное нарастание
фронта импульса требует, чтобы импульсы передавались с меньшей скоростью. Тогда передний и задний фронты соседних импульсов не перекрываются, и импульс успевает «дорасти» до требуемого уровня.
При выборе способа кодирования нужно одновременно
стремиться к достижению нескольких целей:
 минимизировать ширину спектра сигнала, полученного в
результате кодирования;
 обеспечивать синхронизацию между передатчиком и
приемником;
 обеспечивать устойчивость к шумам;
 обнаруживать и по возможности исправлять битовые
ошибки;
 минимизировать мощность передатчика.
Более узкий спектр сигнала позволяет на одной и той же
полосе пропускания добиваться более высокой скорости передачи данных. Спектр сигнала в общем случае зависит как от способа кодирования, так и от тактовой частоты передатчика. Синхронизация передатчика и приемника нужна для того, чтобы приемник считывал информацию из канала связи в требуемый момент времени, не раньше и не позже. При передаче дискретной
информации время передачи всегда разбивается на такты одинаковой длительности, и приемник старается считать сигнал в середине каждого такта, то есть синхронизировать свои действия с
92
передатчиком. Также необходимо контролировать отсутствие постоянной составляющей для поддержки синхронизации приёмника с передатчиком.
В телекоммуникациях устройства тактовой синхронизации
обеспечивают синхронную работу приемников и передатчиков.
Тогда приемник будет вырабатывать управляющие сигналы, совпадающие по частоте и времени с импульсными последовательностями, поступающими в приемное оборудование из канала
связи, обеспечивая тем самым правильную цифровую обработку
сигналов. Следовательно, основная задача устройства тактовой
синхронизации – исключить расхождение частот на передаче и
приеме или, в крайнем случае, обеспечить допустимую величину
этого расхождения.
Синхронизация обеспечивается путем периодической синхронизации заранее обусловленными кодами или импульсами
формы, отличающейся от формы импульсов данных. На небольших расстояниях (внутри компьютера) хорошо работает схема,
основанная на отдельной тактирующей линии связи, так что информация снимается с линии данных только в момент прихода
тактового импульса.
В сетях связи на больших расстояниях неравномерность
скорости распространения сигнала может привести к тому, что
тактовый импульс придет позже или раньше соответствующего
сигнала данных; в результате бит данных будет пропущен или
считан повторно. Поэтому в сетях также применяются самосинхронизирующиеся коды, сигналы которых несут для приемника
сообщение о том, в какой момент времени нужно осуществлять
распознавание очередного бита (или нескольких бит, если код
ориентирован более чем на два состояния сигнала). Любой резкий перепад сигнала – так называемый фронт – может служить
хорошим указанием для синхронизации приемника с передатчиком. Рассмотрим некоторые методы кодирования на рис. 7.X.
Метод потенциального кодирования, называемый также
кодированием без возвращения к нулю (Non Return to Zero, NRZ)
на рис. 4.12 , где при передаче последовательности единиц сигнал
не возвращается к нулю в течение такта. Достоинства метода
NRZ это простота реализации и хорошая распознаваемость ошибок поскольку есть два существенно отличающихся потенциала.
93
Недостаток в том, что метод не обладает свойством самосинхронизации.
Рис. 4.12 – Кодирование NRZ и манчестерский код
В манчестерском коде для кодирования «1» и «0» используется фронт импульса. Каждый такт делится на две части. Информация кодируется фронтом (перепадами потенциала), происходящими в середине каждого такта. «1» кодируется перепадом
от низкого уровня сигнала к высокому, а «0» колируется обратным перепадом. В начале каждого такта может происходить служебный перепад сигнала, если нужно представить несколько единиц или нулей подряд. Так как сигнал изменяется, по крайней
мере, один раз за такт передачи одного бита данных, то манчестерский код обладает хорошими свойствами самосинхронизации. Недостаток в том, что полоса пропускания манчестерского
кода уже, чем у биполярного импульсного кода.
Метод биполярного кодирования с альтернативной инверсией (Alternate Mark Inversion, AMI) или HDB3 на рис. 4.13 использует три уровня потенциала – отрицательный, нулевой и положительный. Для кодирования логического «0» используется
нулевой потенциал, а логическая «1» кодируется либо положительным потенциалом, либо отрицательным, при этом потенциал
каждой новой «1» противоположен потенциалу предыдущей.
Достоинством является лучшая помехоустойчивость, чем
NRZ, но для AMI/HDB3 опасны длинные последовательности
«0». Здесь сигнал вырождается в постоянный потенциал нулевой
амплитуды. Другое достоинство – более узкий спектр сигнала,
чем у NRZ и распознавание ошибочных импульсов. Недостаток
94
– дополнительный уровень требует увеличения мощности передатчика.
Рис. 4.13 – Кодирование AMI (HDB3)
Биполярный импульсный код отличается тем, что «1» представляется импульсом одной полярности, а «0» – другой. Каждый
импульс длится половину такта. Подобный код обладает свойством самосинхронизации, но при передаче длинной последовательности единиц или нулей появляется постоянная составляющая. Кроме того, спектр у него шире, чем у потенциальных кодов.
Потенциальный код с четырьмя уровнями сигнала для кодирования данных, 2B1Q на рис. 4.14 обладает особенностью, заключающейся в том, что каждые два бита (2В) передаются за
один такт (1) сигналом, имеющим четыре состояния (Q, Quadra).
Паре битов «00» соответствует потенциал -2,5В, паре «01» — потенциал –0,833 В, паре «11» – потенциал +0,833В, а паре «10» —
потенциал +2,5В. При этом способе кодирования требуются дополнительные меры по борьбе с длинными последовательностями одинаковых пар бит, так как при этом сигнал превращается
в постоянную составляющую.
При случайном чередовании битов спектр сигнала в два
раза уже, чем у кода NRZ, так как при той же битовой скорости
длительность такта увеличивается в два раза. Таким образом, с
помощью кода 2B1Q можно по одному и тому же каналу связи
передавать данные в два раза быстрее, чем с помощью кода AMI
или NRZI.
95
Рис. 4.14 – Общая схема линейного кодирования с помощью 2B1Q
Существуют также избыточные коды, основанные на разбиении исходной последовательности битов на порции, которые
часто называют символами. Затем каждый исходный символ заменяется новым с большим количество битов, чем исходный.
Например, в логическом коде 4В/5В, исходные символы длиной
4 бит заменяются символами длиной 5 бит. Буква «В» в названии
кода 4В/5В означает, что элементарный сигнал имеет два состояния (от английского binary — двоичный).
В итоге в коде 4В/5В результирующие символы могут содержать 32 битовые комбинации, в то время как исходные символы — только 16. Поэтому в результирующем коде можно
отобрать 16 таких комбинаций, которые не содержат большого
количества нулей, а остальные считать запрещенными кодами
(code violations).
Помимо устранения постоянной составляющей и придания
коду свойства самосинхронизации, избыточные коды позволяют
приемнику распознавать искаженные биты. Если приемник принимает запрещенный код, значит, на линии произошло искажение сигнала.
После разбиения получившийся код 4В/5В передается по
линии путем преобразования с помощью какого-либо из методов
потенциального кодирования, чувствительного только к длинным последовательностям нулей, например NRZI.
96
Символы кода 4В/5В длиной 5 бит гарантируют, что при
любом их сочетании на линии не встретятся более трех нулей
подряд. Однако для его реализации мощность передатчика
должна быть выше, чтобы четыре уровня четко различались приемником на фоне помех.
Преобразование на рис. 4.15 может осуществляться с помощью шифратора (кодера, CD) – устройства, которое преобразует
сигнал на одном из своих входов в n–разрядное двоичное число.
На рис. 4.15 устройство кодера преобразует десятичные
цифры в 4-х разрядное двоичное число. При появлении сигнала
«1» на одном из десяти входов X0…X9 на четырех выходах шифратора DD1.1 …. DD1.4 будет присутствовать соответствующее
двоичное число. Пусть сигнал логической единицы подан на
вход X7. Тогда на выходах логических элементов DD1.1, DD1.2,
DD1.3 будут сигналы «1», а на выходе элемента DD1.4 – сигнал
«0». Таким образом, на выходах с весом 8, 4, 2, 1 шифратора мы
получим двоичное число 0111.
Рис. 4.15 – Функциональная схема построения шифратора
(кодера) СD
Для снижения вероятности формирования длинных последовательностей из «0» или «1» применяют скремблирование
97
– процесс, состоящий из преобразования исходного двоичного
кода по заданному алгоритму, позволяющему исключить длинные последовательности «1» или «0». Технические или программные средства, реализующие заданный алгоритм, называются скремблерами. На приёмной стороне дескремблер восстанавливает исходный двоичный код.
Кодированные описанным образом дискретные и сигналы
далее передаются в каналы связи где требуется использовать
одну и ту же физическую среду (кабель связи, радиоэфир) для одновременной передачи сигналов из различных источников.
Совместно используемый несколькими интерфейсами физический канал называют разделяемым (shared), формируется
среда передачи, которая используется попеременно всеми
устройствами сети, называется разделяемой средой. Для использования такой среды при передаче информации применяется
мультиплексирование и демультиплексирование.
При мультиплексировании из нескольких отдельных низкоскоростных каналов связи (потоков данных) образуется общий
высокоскоростной агрегированный канала (поток), который
можно передавать по одному физическому каналу связи.
Демультиплексирование представляет собой обратный
процесс, то есть разделения суммарного агрегированного канала
(потока) на несколько составляющих его потоков. Без мультиплексирования/демультиплексирования пришлось бы для каждого потока предусматривать отдельный канал передачи или кабель связи, что явно неэффективно.
Например, мультиплексирование со вставкой–удалением
(Add-Drop Multiplexing) – cпособ демультиплексирования высокоскоростного потока данных на его более низкоскоростные компоненты таким образом, чтобы была возможность добавить дополнительные низкоскоростные каналы.
Одним из основных способов мультиплексирования потоков является мультиплексированием с временным разделением
каналов, ВРК (Time Division Multiplexing, TDM) на рис. 4.16.
98
Рис. 4.16 – Принцип действия мультиплексора с ВРК (TDM)
При этом способе каждый поток время от времени (с фиксированным или случайным периодом) получает физический канал в полное свое распоряжение для информационного обмена.
Также распространено также частотное разделение канала, когда
каждый поток передает данные в выделенном ему частотном диапазоне и на несущей с определенной частотой. Этот способ мультиплексирования называется мультиплексированием с частотным разделением каналов (Frequency Division Multiplexing, FDM)
на рис. 4.17.
Рис. 4.17 – Принцип действия мультиплексора с ЧРК (FDM)
Частотное мультиплексирование чаще используется при
передаче информации в аналоговом виде.
99
Мультиплексор в целом может применяться в качестве
устройства сопряжения узла коммутации, обеспечивая подключение узла коммутации к нескольким каналам или линиям связи.
В узлах коммутации мультиплексоры выполняют пространственно-временное преобразование, в результате чего сигналы электросвязи последовательно коммутируются из сравнительно большого числа низкоскоростных каналов в высокоскоростной канал/каналы.
В процессе демультиплексирования происходит обратное
преобразование. В результате узел коммутации последовательно
получает доступ ко всем внешним каналам и линиям связи.
4.5 Основные выводы главе 4
1. К самым распространенным аппаратным средствам телекоммуникаций относятся аналогово-цифровые и цифро-аналоговые преобразователи с разнообразными техническими характеристиками.
2. Логические элементы физически АЦП и ЦАП реализуются с помощью полупроводниковых интегральных микросхем.
3. Для передачи по сетям связи исходная информация подвергается модуляции и кодированию с использованием сигналов,
которые адекватны среде распространения информации.
4. Существую различные методы кодирования, которые
применяются в зависимости от вида и типа передаваемой информации, а также требований по помехозащищенности и синхронизации.
5. Для реализации кодирования и декодирования можно
использовать различные аппаратные средства, в частности кодеры и декодеры.
4.6 Вопросы для самоконтроля по главе 4
1. Что такое «аналогово–цифровое преобразование»?
2. Каковы основные статические характеристики АЦП и
ЦАП?
100
3. Чем динамические характеристики АЦП/ЦАП отличаются от статических характеристик?
4. Что такое интерфейс SPI?
5. В чем преимущества кода 2B1Q?
6. В чем недостатки манчестерского кода?
7. В чес особенность схемотехники АЦП параллельного
типа?
8. В чем недостатки АЦП параллельного типа?
9. Каким образом ЦАП формирует аналоговые сигналы
произвольной формы?
10. Чем отличается частотная модуляция от амплитудной
модуляции?
11. В чем заключается содержание процедуры квантования
по уровню?
12. Дайте определение понятию «кодирование».
13. В чем достоинства и недостатки манчестерского кода?
14. Что такое «мультиплексирование с временным разделением каналов»?
101
Глава 5 Аппаратных средства вычислительных сетей и
сетей доступа
5.1 Аппаратные средства вычислительных сетей и сетевые
процессоры
Если устройства инфокоммуникаций расположены локально, в пределах одного здания, группы зданий, жилого помещения или жилого дома между этими устройствами, прежде
всего персональными компьютерами различного типа используется технология Ethernet. В результате создается локальная вычислительная сеть ЛВС (LAN, Local Area Networks), охватывающая небольшую территорию и использующая ориентированные на эту территорию средства и методы передачи данных. Такая сеть используется для организации вычислений, доступа к
серверам приложений, оказания инфокоммуникационных услуг.
Эти сети «прозрачны» для протокола TCP/IP.
В процессе передачи по локальной вычислительной сети
дейтаграммы (пакеты) преобразуются в фрейм (кадр), который
является PDU для передачи по локальной вычислительной сети
(см. рис. 5.1).
Рис. 5.1 – Инкапсуляция пакетов в рамках сетевых
протоколов TCP/IP
102
Кадром (фреймом) называется протокольный блок данных
уровня канала передачи. Стандарт IEEE 802.3.x Ethernet, который
показан на рис. 5.1, является одним из самых распространенных
стандартов организации вычислительных сетей. Стандарты IEEE
802.3а, 802.3i обеспечивает скорость передачи 10 Мбит/с, стандарт IEEE 802.3u описывает передачу со скоростью 100 Мбит/с
(Fast Ethernet), стандарты IEEE 802.3ab, 802.3z описывают передачу со скоростью 1000 Мбит/с (Gigabit Ethernet) по металлическим и оптическим кабелям связи, стандарт IEEE 802.3an–2006 и
IEEE 802.3.ae описывают передачу со скоростью 10 000 Мбит/с
(10G Ethernet) по металлическим и оптическим кабелям связи.
Каждый из стандартов Ethernet включает описание передачи сигнал для разных физических сред – коаксиального кабеля
(сейчас не используется), парного кабеля («витая» пара на рис.
5.2), одномодового и многомодового оптического кабеля. Например, IEEE 802.3i 10BASE–T – описывает передачу со скоростью
10 Мбит/с по четырем проводам (двум парам). IEEE 802.3u
100BASE–TX – описывает передачу со скоростью 100 Мбит/с по
четырем проводам (двум парам), 100BASE–FX/SX – описывает
передачу со скоростью 100 Мбит/с по многомодовому оптическому волокну. Стандарт IEEE 802.3ab 1000BASE–T – описывает
передачу со скоростью 1 Гбит/с по четырем проводам (двум парам), 1000BASE–SX/LX – описывает передачу со скоростью 1
Гбит/с по многомодовому/одномодовому оптическому волокну.
Длина кадра в вычислительной сети типа Ethernet/Fast Ethernet
может лежать в диапазоне от 64 до 1518 байт.
Рис. 5.2 – Общий вид витой пары сетевого кабеля для ЛВС
103
Сеть Ethernet использует шинную топологию и основана на
методе доступа к сети с контролем несущей и обнаружением конфликтов CSMA/CD (Carrier-Sense Multiple Access/Collision Detection). Этот метод требует, чтобы каждая компьютер (станция) или
узел в сети, начав передачу, продолжал «прослушивать» сеть для
обнаружения возможной попытки одновременной передачи другим устройством (так называемой коллизии).
Заголовок кадра Ethernet содержит информацию о физическом MAC–адресе (Media Access Control, управление доступа к
среде передачи) канального уровня, назначенного каждому узлу
(станции) вычислительной сети. MAC–адрес состоит из двух частей по три байта каждая. Первые три байта адреса закреплены за
той или иной компанией – производителем сетевого устройства;
некоторые компании имеют не один такой адрес, а целую область
адресов). Вторые 3 байта адреса –непосредственно уникальный
адрес данного сетевого устройства. Если первый бит MAC–
адреса равен «1», то это признак широковещательно рассылки
кадра, (такой адрес имеет все «1» в адресе), если первый бит равен «0» – то это пересылка «точка–точка».
Кадры Ethernet предназначены для работы внутри вычислительных сетей с назначенными каждому сетевому устройству
MAC-адресами. Кадры канального уровня других типов, такие,
как последовательные двухточечные соединения PPP, кадры X.25
или Frame Relay телекоммуникационных сетей используют свою
собственную схему адресации канального уровня. Но вне зависимости от используемой схемы адресации канального уровня, все
они могут взаимодействовать между собой на сетевом уровне, в
том числе путем инкапсуляции пакетов как это показано на рис.
5.3.
Для организации обмена сообщениями в вычислительной
сети используются различные устройства, которые показаны на
рис.5.3.
Маршрутизатор (router) – устройство связи для передачи
IP–пакетов из одной сети в другую или для передачи пакетов в
масштабах одной, достаточно крупной вычислительной сети.
Маршрутизаторы всегда находят оптимальный маршрут между
заданными локальными сетями независимо от количества промежуточных сетей.
104
Рис. 5.3 – Сетевые протоколы TCP/IP и устройства
вычислительных сетей
Выполняют такие функции управления сетью, как балансировка нагрузки, разбиение сетей, подсчет статистики передачи
пакетов и устранение неполадок. Маршрутизатор обрабатывает
полученные IP–пакеты (дейтаграммы) следующим образом:
1. Уменьшает значение поля «Время жизни» на 1 с или
больше, если IP–пакет долго обрабатывается маршрутизатором.
Если значение TTL достигает нуля, пакет отвергается.
2. Пакет может быть фрагментирован (разбит) на фреймы,
если его размер слишком велики для сети дальнейшего следования.
3. Если пакет фрагментирован, то маршрутизатор в рамках
протокола IP создает для каждого нового фрагмента отдельный
заголовок, в заголовок которого заносится следующая информация:
 «Флаг» (Flag), указывающий, что существуют и другие
фрагменты, которые будут отправлены вслед;
105
 «Идентификатор фрагмента» (Fragment ID), идентифицирующий все фрагменты, составляющие один пакет;
 «Смещение фрагмента» (Fragment Offset), обеспечивающее правильную сборку пакета на узле–получателе.
4. Вычисляется новая контрольная сумма (для протокола
IPv4).
5. Определяет IP–адрес следующего маршрутизатора.
6. IP–пакет передается на сетевой (канальный) уровень для
передачи маршрутизатору назначения.
Маршрутизаторы хранят и обновляют следующую информацию в таблицах маршрутизации для определения следующего узла назначения для каждого IP–пакета:
 Тип протокола – информацию об используемом протоколе маршрутизации.
 Связка получатель/следующий узел – информация о том,
что определенный получатель либо подключен непосредственно,
либо может быть достигнут через другой маршрутизатор, называемый следующим транзитным узлом (next hop), находящийся
на пути к пункту назначения. Маршрутизатор анализирует IP–
адрес получателя во входящих пакетах и сравнивает его на соответствие с записями в таблице маршрутизации.
 Метрики или показатели качества маршрутизации – для
определения предпочтительности того или иного маршрута (количество транзитных узлов, пропускная способность, загрузка
канала, суммарная задержка передачи и пакета).
 Идентификатор выходного интерфейса – интерфейс, через который должны быть отправлены данные, чтобы достичь
пункта назначения.
Для доставки IP–пакета нужному узлу назначения требуется соотнести IP–адрес с физическим сетевым адресом (MAC–
адресом) узла назначения, для чего иногда применяется протокол
преобразования адреса ARP (address resolution protocol). Этот
протокол позволяет преобразовать IP–адрес в MAC адрес. Для
этого преобразования узел – источник сообщения анализирует
т.н. ARP–таблицу, где каждому IP–адресу узла данной сети сопоставлена следующая информация: тип физического порта под-
106
ключения (синхронный/асинхронный, последовательно / параллельный), MAC–адрес узла, IP–адрес, соответствующий MAC–
адресу, тип адресного соответствия (указывает, актуальна ли информация, изменяются данные динамически или вручную). В
процессе функционирования ARP выполняется следующее:
1. Всем узлам/станциям в данной сети посылается пакет с
ARP-запросом в виде широковещательного сообщения.
2. Исходящий IP-пакет ставится в очередь до получения ответа на запрос.
3. Узел сети, принявший ARP–запрос, сравнивает собственный адрес с запрашиваемым.
4. Если IP–адрес данного узла совпадает с запрашиваемым
IP– адресом, то на MAC–адрес отправителя посылается искомый
IP–адрес и MAC–адрес отвечающего узла.
5. Если MAC–адрес был изменен, то содержание ARP–таблицы обновляется.
6. Если IP–адрес не найден, то вместо искомого узла может
ответить маршрутизатор, выдавая свой физический MAC–адрес
(режим прокси–ARP) вместо запрошенного IP–адреса.
Общий вид роутера на примере маршуртизатора Cisco 26xx
приведен на рис. 5.4.
Рис. 5.4 – Схема общего вида маршрутизатора на примере Cisco 26xx
107
С точки зрения аппаратной структуры практически любой
маршрутизатор включает семь основных компонент.
Центральное процессорной устройство – выполняет команды операционной системы и программ обработки пакетов. В
составе маршрутизаторов старших серий может быть несколько
ЦПУ,
Оперативная память с произвольным доступом – поддерживает данные протокола ARP, хранит и динамически изменяет
содержание таблиц маршрутизации, осуществляет буферизацию
и коммутацию пакетов, поддерживает очереди. Также организует
хранение сведений о текущей конфигурации маршрутизатора
Энергонезависимое ПЗУ – хранит информацию о начальной конфигурации маршрутизатора.
Электрически стираемое перепрограмируемое ПЗУ типа
flash – в данном случае хранит образ операционной системы IOS
Cisco для загрузки в RAM.
Консоль (console) – позволяет персоналу по эксплуатации
работать с ПО маршуртизатора.
Интерфейсы (Ethernet, Fast Ethernet) – позволяют поддерживать сетевые подключения к ЛВС идругим вилам сетей как
правило, с помощью разъмов типа RJ–45 или RJ–11.
В состав маршрутизатора может входить сетевой процессор (network processor) – специализированное программируемое
вычислительное средство, которое применяется для выполнения
функций обработки потоков данных, пакетов и кадров, относящихся к различным телекоммуникационным протоколам в реальном режиме времени или с минимальной задержкой по времени.
Особенности обработки пакетов или кадров согласно тому
или иному сетевому протоколу определяются программным
обеспечением, которое загружается в сетевой процессор. Для вычислений сетевой процессор использует ограниченное число инструкций (микрокоманд), достаточных для обработки данных с
высокой скоростью.
Основное назначение сетевого процессора – выполнять
функции устройства управления сетевым трафиком при коммутации пакетов или кадров. Сетевой процессор является промежу-
108
точным звеном между физическим сетевым интерфейсом и матрицей коммутации в коммутаторе, многопротокольном маршрутизаторе, в межсетевом экране.
Сетевой процессор состоит из одного или нескольких ЦПУ
или машин обработки данных (engines, microengines), которые
представляют собой самостоятельные вычислительные средства
с памятью команд, счетчиками и регистрами. Эти вычислительные средства могут выполнять специализированные функции обработки пакетов данных – см. рис. 5.5).
Рис. 5.5 – Функциональная блок-схема сетевого процессора
В дополнение к процессорам (контроллерам) обработки пакетов в состав сетевого процессора могут включаться:
Основное ЦПУ, которое координирует работу всех остальных блоков сетевого процессора, поддерживает маршрутные таблицы и сведения о качестве обслуживания (QoS), обрабатывает
пакеты, связанные с запросами по управлению сетью и обновлением маршрутных таблиц. Это ЦПУ делается на базе процессора
общего назначения, на нём может запускаться такие ОС РВ как
VxWorks, embedded Linux, а также средства разработки ПО для
сетевого процессора.
109
Аппаратные ускорители/сопроцессоры, разгружающие
ЦПУ или процессоры обработки пакетов от таких функций, как
вычисление контрольных сумм, поддержки режима DMA и прочее.
Процессор поиска, который является самостоятельным
ЦПУ и осуществляет поиск в таблицах маршрутизации; например, по заголовку полученной IP-дейтаграммы осуществляет поиск в таблице IP-адресов назначения следующего IP-узла, куда
данная дейтаграмма будет передана.
Сетевой процессор может выполнять такие операции обработки данных, как уменьшение значения содержимого поля
«время жизни» (Time-to-Live) для IP-дейтаграммы или повторное
вычисление значения контрольной суммы CRC с помощью циклического избыточного кода. В состав комплекта микросхем
(chip set) для сетевого процессора входят блоки интерфейса с
ОЗУ и интерфейсы с высокоскоростной общей системной шиной.
Также в состав сетевого процессора может входить процессор
оперативного управления (control processor). Этот процессор выполняет функции обработки пакетов, которые имеют более жесткие требования к времени и достоверности обработки, например
контрольные пакеты, пакеты управления. Также процессор оперативного управления выполняет функции сбора статистики о работе сетевого процессора в целом.
Сетевой процессор выполняет следующую последовательность процедур:
1. Получение через сетевой интерфейс/порт пакетов, ячеек
или кадров.
2. Полная или частичная запись полученных данных в общую внутреннюю оперативную память.
3. Определение порядка обработки пакетов, ячеек или кадров.
4. Собственно, обработка, включая определение типа пакета, обработка данных заголовка пакета/кадра, определение данных маршрутизации, модификацию заголовка и присвоение требуемого класса обслуживания QoS.
5. На основании данных QoS пакет может быть временно
задержан при передаче/обработке или обработан немедленно.
110
6. Перенаправление пакета или кадра на требуемое устройство ввода/вывода для дальнейшей обработки. Перенаправление
осуществляет на интерфейс коммутационного поля или в буфер
приёма-передачи сетевого интерфейса.
Сетевой процессор Intel IXP1200 на рис. 5.6, выполняет
функции обработки, преобразования и маршрутизации пакетов
данных, передаваемых по сетям связи.
Рис. 5.6 – Функциональная блок-схема сетевого процессора
IXP 1200
Для этого IXP1200 объединил в себе два вычислительных
компонента. Первый компонент – встроенный микропроцессор,
выполняющий функции основного ЦПУ (StrongArm Core) с
кэшем команд 16 Кб (16 kB Instruction Cache), 8 Кб кэш данных
(8 kB Data Cache) и 1 Кб мини–кэш данных (1 kB Mini–Data
Cache). Второй компонент – дополнительные микропроцессорные ядра (Microengine), выполняющие функции обработки пакетов. Тактовая частота основного ЦПУ и процессоров обработки
111
пакетов составляет 1 ГГц, поддерживается передача учетверённых слов данных.
Встроенный 32-х разрядный микропроцессор в составе
IXP1200 служит для выполнения задач по управлению IP-сетью.
Одновременно шесть программируемых микроконтроллеров
(Microengine) ведут многопоточную обработку данных, передаваемых по сети. В течение одного машинного цикла одновременно могут выполняться семь различных сетевых задач, а 18
других задач ставятся в очередь на выполнение.
При этом микроконтроллеры допускают возможность перепрограммирования с целью оптимизации обработки данных
для различных приложений. Каждый процессор IXP1200 способен обрабатывать 3 миллиона пакетов в секунду, что соответствует скорости 1,5 Гбит/сек.
В случае, если взаимодействующие сети поддерживают
различные протоколы, например, IP и не–IP, между ними ставится шлюз для локальной вычислительной сети – устройство,
соединяющее локальную вычислительную сеть с другой сетью,
использующей другие протоколы взаимосвязи. Мост (bridge) –
это устройство, обеспечивающее взаимосвязь нескольких локальных вычислительных сетей посредством трансляции кадров
управления доступом к среде из одной ЛВС в другую с преобразованием, в случае разнотипных ЛВС, протоколов управления
доступом к среде. В случае высокой межсетевой нагрузки допускается применения коммутатора (switch) – устройства, соединяющего несколько одинаковых или похожих сетей для ретрансляции пакетов между ними.
Концентратор (hub) – это многопортовый репитер (повторитель) или разветвитель сигнала, который получив битовый
сигнал на один из физических портов, немедленно передает сигнал на другие порты. В процессе передачи битового сигнала на
другие порты, этот сигнал может восстанавливаться, усиливаться, чтобы компенсировать искажения, которые могли возникнуть во время передачи сигнала от источника. Концентратор применяется для физического подключения к локальной вычислительной сети нескольких устройств.
112
Следует отметить, что в связи с повышением скорости передачи стандарт Ethernet ныне применяется не только для сетей
LAN, но и для городской вычислительной сети, которая охватывает городские районы MAN (Metropolitan Area Network) и частично для глобальных вычислительных сетей WAN (Wide Area
Network). Для этих целей используется стандарт Gigabit Ethernet
(GE).
В этом протоколе GE используются кадры минимальной
длиной 512 байт, обеспечивая уверенное распознавание коллизий, чтобы время посылки двух последовательных кадров превышало двойное время распространения сигнала между самыми
удаленными станциями в сети (200 метров). Для этой технологии
применимы протоколы резервирования полосы пропускания, что
обеспечивает требуемое качество связи. Сети Gigabit Ethernet могут использовать металлические и оптические кабели связи. В последнем случае применяется оптическое излучение с источником
в виде лазерного диода с длиной волны излучения 850 нм и 1300
нм. Частотный диапазон для металлических кабелей связи составляет 625 МГц. Преимущество при организации волоконно–
оптических линий связи должно отдаваться одномодовому оптическому волокну. Высокоскоростные технологии Ethernet
(Gigabit и 10Gigabit, 10GE) обеспечивают:
 мультисервисность и высокую надежность инфраструктуры, обеспечивающие поддержку QoS, необходимую для критичных приложений;
 стандартный интерфейс с возможностью предоставления
пакета услуг на одном физическом порту (мультиплексирование
сервисов);
 модульность и высокую плотность агрегации – решение
рассчитано на быстрое внедрение в районах с высокой плотностью клиентов;
 отличную масштабируемость по количеству портов, производительности узлов и скорости каналов (до 80 Гбит/c);
 максимальную автоматизацию управления сетью и активации услуг, поддержку средств самообслуживания клиентов.
113
Типовая городская cеть Ethernet строится по трехуровневой
иерархической схеме и включает ядро, уровень агрегации и уровень доступа (рис. 5.7).
Рис. 5.7 – Городская сеть на технологии Gigabit Ethernet
Ядро сети строится на высокопроизводительных маршрутизаторах и обеспечивает высокоскоростную передачу трафика.
Уровень агрегации строится на маршрутизаторах меньшей производительности и обеспечивает агрегацию подключений уровня
доступа, реализацию сервисов и сбор статистики. В зависимости
от масштаба сети ядро и уровень агрегации могут быть объединены.
Поддерживаемые механизмы резервирования и защитной
коммутации обеспечивают время восстановления, сравнимое с
сетями SDH и позволяют минимизировать потерю трафика при
сбоях.
Уровень доступа обычно строится по кольцевой или звездообразной схеме на коммутаторах различной мощности для
подключения корпоративных клиентов и офисных зданий, а
также для подключения клиентов – физических лиц.
114
5.2 Аппаратные средства телекоммуникационных сетей доступа
Для современной сети доступа свойственны следующие
тенденции:
 существенный рост пропускной способности трактов обмена информацией;
 ужесточение требований к показателям качества обслуживания;
 поддержка функций мобильности терминала для ряда
приложений, включая функциональные возможности услуг
«triple play»;
 снижение затрат, необходимых для создания и дальнейшего развития всех элементов инфокоммуникационной системы.
Отечественные проводные сети доступа в среднем более
короткие, чем в большинстве стран, абонентские линии позволяют применять оборудование типа xDSL и другие современные
технические средства. DSL-технологии особенно интересны, так
как в российских сетях доступа преобладают многопарные кабели связи с медными жилами. Но для обеспечения QoS необходимо проводить измерения абонентских кабелей и выбирать лучшие пары.
Наиболее актуальными на настоящий момент являются
следующие решения для сетей доступа:
 технологии доступа по выделенным линиям – xDSL, а
также организация доступа внутри зданий по Ethernet в сочетании с высокоскоростными оптическими каналами;
 коммутируемый доступ через сети 2G/3G;
 беспроводные сети семейств Wi-Fi (IEEE 802.11x),
WiMAX (IEEE 802.16), LTE;
 пассивные оптические сети PON;
 гибридные волоконно-коаксиальные сети (HFC), кабельные модемы.
Основные характеристики различных технологий доступа
приведены в табл. 5.1.
115
Таблица 5.1 Основные характеристики различных технологий
доступа
Технология
Ethernet
Fast Ethernet
GigabitEthernet
HDSL
Среда передачи
Оптическое
волокно, медная
витая
пара
(категория
5,6,7)
Медная витая
пара
Скорость
передачи
От
10 Мбит/с
до
Мбит/с
Максимальное расстояние
100 м (медь); до 2 км
(многомодовое во1000 локно); до 150 км
(одномодовое волоконо)
2 Мбит/с, симметричная передача
До 5–8 км в зависимости от диаметра
медной жилы
До 5–8 км в зависимости от диаметра
медной жилы
АDSL
Медная витая
пара
VDSL
Медная витая
пара
PON
Волокно
WiFi (версия
IEEE
802.11a/b)
WiFi (версия
IEEE
802.11n)
WiMAX (версия
IEEE
802.16-2005)
Радиоэфир
1 Мбит/с от абонента и 7 Мбит/с к
абоненту, асимметричная передача
От 1,5 до 2,3
Мбит/с от абонента
и
от 13 до 52
Мбит/с к абоненту
10 Мбит/с для данных,
2 Мбит/с
для телефонии
До 11….54 Мбит/c
Радиоэфир
До 600 Мбит/c
От 30 до 80 м
Радиоэфир
До 70 Мбит/с
До 3–5 км – городская застройка, до 50
км – открытая местность
До 1,5 км
До 20 км
От 50 до 100 м
Аббревиатура DSL расшифровывается как Digital
Subscriber Line (цифровая абонентская линия) – технология, позволяющей значительно расширить полосу пропускания унаследованных медных телефонных линий, соединяющих телефонные
станции с индивидуальными абонентами.
116
Сетевой адаптер или контроллер сетевого интерфейса,
NIC – периферийное оборудования выполняющее функции
ввода-вывода узла коммутации согласно ГОСТ 25868–91. Сетевой адаптер реализует интерфейс (стык) физического и канального уровня узла коммутации с физической средой передачи сигнала электросвязи. Сетевой адаптер решает задачи надежного и
устойчивого обмена электрическими или оптическими сигналами по линиям связи. Сетевой адаптер работает под управлением загружаемого драйвера устройств ввода-вывода операционной системы или может быть выполнен в виде заказной микросхемы.
В случае, когда сетевой адаптер поддерживает только одну
среду передачи, а по факту необходимо использовать другую, дополнительно могут применяются трансиверы и конверторы.
Применяемые в узлах коммутации трансиверы (приемо-передатчики) могут выполнять часть функций сетевого адаптера, в том
числе функции кодирования/декодирования сигнала, функции
приемо-передачи сигнала электросвязи, а также следующие специфические функции:
 подключение, сохранение и разрыв (отключение) физического соединения;
 определение параметров физического канала связи согласно используемому интерфейсу;
 восстановление канала после отказов электрических или
оптических цепей;
 определение параметров сигналов электросвязи – уровни
напряжения, фронты сигналов, амплитуды, фазы и частоты;
 определение типа физической среды распространения
сигнала (электрический кабель, оптический кабель, радиоканал);
 способ передачи в среде распространения сигнала электросвязи (одна/несколько несущих частот либо одна/несколько
длин волн оптического излучения).
Трансивер подключается к физической линии через трансформатор/устройство развязки или к оптическому кабелю через
оптоэлектронный преобразователь. Сетевые адаптеры и трансиверы могут выпускаться в виде единого технического решения
(модуля).
117
Абонент местной телефонной сети с помощью DSL за счет
разделения сигналов по частоте с помощью сплиттера получает
возможность широкополосного доступа в Интернет по выделенной линии со скоростью от 64 Кбит/с до 50 Мбит/с (см рис. 5.8).
Рис. 5.8 – Схема построения сети доступа xDSL
Для организации DSL применяется модем, который позволяет демодулировать аналоговый сигнал и передавать с его помощью нули и единицы цифровой информации. Для DSL характерна разницу в скоростях передачи «нисходящего», downstream
потока (от сети к пользователю) и «восходящего», upstream (от
пользователя в сеть) потока данных. Это объясняется разницей в
объеме запроса от клиента к серверу (восходящий поток) и ответа
сервера (нисходящий поток). DSL объединяет в себе семейство
технологий ADSL, VDSL, HDSL.
Асимметричная цифровая абонентская линия ADSL
(Asymmetric Digital Subscriber Line) поддерживает скорость передачи данных от сети к пользователю значительно выше, чем скорость передачи данных от пользователя в сеть.
Технология ADSL обеспечивает скорость «нисходящего»
потока данных в пределах от 1,5 Мбит/с до 8 Мбит/с и скорость
«восходящего» потока данных от 640 Кбит/с до 1,5 Мбит/с на
расстояние до 5,5 км по одной витой паре проводов. Скорость передачи порядка 6 – 8 Мбит/с может быть достигнута при передаче
данных на расстояние не более 3,5 км по проводам диаметром 0,5
мм. Полоса тестирования сигнала ADSL может составлять от 1
кГц до 1500 кГц.
118
В технологии высокоскоростной цифровой абонентской
линии HDSL (High Speed Digital Subscriber Line) скорость передачи данных от пользователя в сеть и из сети к пользователю
равны. Скорость передачи составляет 1,544 Мбит/с по двум парам проводов и 2,048 Мбит/с по трем парам проводов на расстояние до 3,5 – 4,5 км. Использование для организации линии HDSL
двух или трех витых пар телефонных проводов делает эту систему идеальным решением для соединения УАТС, серверов Интернет, локальных сетей и т.п.
Сверхвысокоскоростная цифровая абонентская линия
VDSL (Very High Bit-Rate Digital Subscriber Line) обеспечивает
высокую скорость передачи данных по одной витой паре телефонных проводов и рассматривается как экономически эффективная альтернатива прокладыванию волоконно-оптического кабеля до конечного пользователя, но только на расстояние до 1500
метров.
Технология «оптический кабель до точки Х», FTTx (Fiber
To The x) предусматривает доведение кабеля с оптическими волокнами до некоторой точки «х», после которой информация передается с использованием другой среды распространения сигналов. Для технологий xDSL интересны те решения FTTx, для которых после точки «х» используется физическая двухпроводная
цепь; также эффективно применение Ethernet если доступна витая пара категории 5, 6 или 7.
На рис. 5.9 показано построение широкополосной сети доступа на базе оптических кабелей, по крайней мере, на магистральном участке распределительной сети FTTC (C, curb) оптическое волокно доведено либо до распределительного шкафа,
либо до маршрутизатора/коммутатора сети Ethernet. Существует
также вариант с полной реконструкцией сети доступа. При этом
все унаследованные многопарные медные кабели заменяются на
оптоволокно вплоть до физической точки подключения Ethernet
в здании или на этаже здания.
Эта стратегия модернизации сети доступа обозначается как
оптическое волокно до здания – производственного помещения
или жилого дома FTTB (B-building).
119
Станционное оборудование
узла связи
Терминальное
окончание
Оконечное
оборудование
пользователя
Оптический кабель связи
Кросс
xDSL(Ethernet)
РК
АЛ
Станционный
участок
Магистральный
участок
Распределительный
участок
Рис. 5.9 – Схема построения сети доступа FTTx
В результате оператор сети доступа будет конкурентоспособным на рынке таких услуг как услуг телевидения с высоким
разрешением (высокой чёткости) HDTV с минимальной скоростью от 10 Мбит/сек.
Пассивные оптические сети PON (Passive Optical Network,
Рек. МСЭ–Т G.983.1) предназначены для передачи оптического
сигнала без усиления с помощью мультиплексирования по длине
волны (см. рис. 5.10).
Рис. 5.10 – Схема построения сети доступа PON
Сеть PON с древовидной структурой охватывает приемо–
передающий модуль в устройстве оптического терминала OLT
(Optical Line Terminal) и пользовательское оптическое сетевое
120
устройство, ONU (Optical Network Unit) к которым и подключается пользователь или разветвитель на несколько пользователей.
Сеть используется для предоставления услуг Triple-Play: телефонная связь, передача данных и телевидение. Эта сеть доступа
переносит данные пользователя, инкапсулированные в Ethernetкадры (стандарт IEEE 802.3). В направлении нисходящего потока
(downstream) от OLT к ONU на длине волны 1490 нм идет широковещательная передача, для телевидения – 1550 нм. В направлении восходящего потока (upstream) от ONU к OLT кадры передаются точно к OLT на длине волны 1310 нм из-за свойств направленности пассивного оптического разветвителя (сплиттера).
Сплиттер в данном случае – пассивный оптический многополюсник с n входами и m выходами (в простейшем случае 2x2 или
1x2), в котором энергия оптического излучения, поступающего
на входы, делится на выходах симметрично (равномерно) или
несимметрично (направленно) между всеми портами согласно
рекомендациям IEC 60875-1, IEC 61753-2-3, ITU-T G.671.
Технологии PON допускают динамическое распределение
полосы пропускания, DBA (Dynamic Bandwidth Allocation) между
различными приложениями и ONT и позволяет предоставлять
как широкополосные, так и узкополосные услуги. Устройство
OLT PON поддерживает интерфейсы транспортной сети SDH
(STM-1), ATM (STM-1/4), Fast Ethernet, Gigabit Ethernet и интерфейсы сети доступа E1 (G.703), Ethernet 10/100Base-TX, телефонный интерфейс (FXS). При передаче Ethernet по PON, EPON
(Ethernet PON) по схеме «точка – много точек» с использованием
оптоволоконных кабелей. Этот вариант получил название EPON.
Данная технология максимально оптимизирована для протокола
IP и является, по всей видимости, наилучшим решением в случае
организации недорогого широкополосного транспорта для доступа в Интернет. В технологии EPON отсутствует фрагментация
кадра Ethernet. Это ведет к увеличению пропускной способности
канала до 1,2 Гбит/с. Технология GPON (Gigabit PON) согласно
Рек. МСЭ-Т G.984.3 реализует масштабируемую структуру кадров при скоростях до 2,5 Гбит/с. Технология GPON более дорогое
решение, чем EPON, при сравнимых скоростях передачи. С другой стороны, многие клиенты при подключении к Интернету уже
121
требуют скорости 100 Мбит/с и выше. Это становится возможным при использовании технологии EPON/GPON. Технология
PON позволяет снизить затраты при подключении домашних
компьютеров к Интернету. В данном случае клиентами «дерева»
являются дома. До них прокладывается оптический кабель, а уже
в домах используются клиентские терминалы PON. К порту
Ethernet терминала PON подключаются коммутаторы Ethernet, а
к ним по витым парам –домашние компьютеры.
Технология «беспроводной свободы» WiFi (Wireless Fidelity) относится к технологиям беспроводных ЛВС WLAN
(Wireless Access Network) определяется стеком протоколов IEEE
802.11 который описывает физический уровень и канальный уровень. На физическом уровне существует несколько вариантов
спецификаций IEEE 802.11 которые отличаются диапазоном частот, методом кодирования, скоростью передачи данных.
В спецификации IEEE 802.11a диапазон частот 5 ГГц, скорость передачи от 6 до 54 Мбит/с, метод кодирования OFDM. Для
этого диапазона используется достаточно дорогое оборудование
и диапазон частот может быть лицензируемым.
Спецификация IEEE 802.11b использует диапазон частот
2,4 ГГц, скорость передачи до 11 Мбит/с, метод кодирования модернизированный DSSS.
Спецификация IEEE 802.11g работает в диапазоне частот
2,4 ГГц, максимальная скорости передачи до 54 Мбит/с, метод
кодирования OFDM.
В 2009 г. утвержден стандарт IEEE 802.11n со скоростью
передачи данных до 600 Мбит/с. в диапазонах 2,4—2,5 или 5,0
ГГц. Спецификация 802.11n предусматривает использование как
стандартных каналов шириной 20 МГц, так и широкополосных — на 40 МГц, в результате чего повышается пропускная способность канала связи. При этом в диапазоне 2,4 ГГц умещается
всего два непересекающихся канала удвоенной ширины.
Существенной частью стандарта 802.11n является приемо–
передача под названием MIMO (Multiple Input, Multiple Output,
много входов, много выходов) что предполагает пространственное мультиплексирования каналов с целью одновременной передачи нескольких информационных потоков по одному каналу, а
также многолучевое отражение, которое обеспечивает доставку
122
каждого бита информации соответствующему получателю с небольшой вероятностью влияния помех и потерь данных. Именно
возможность одновременной передачи и приема данных определяет высокую пропускную способность устройств 802.11n.
На начало 2013 года большинство предлагаемых производителями точек доступа IEEE 802.11n поддерживает MIMO 2×2
или 1×1, т.е. однопотоковая передача, которую чаще поддерживают встроенные в мобильные устройства Wi-Fi-адаптеры.
Технология международного взаимодействия для микроволнового доступа WiMax (Worldwide Interoperability for
Microwave Access) представлена группой стандартов IEEE 802.16
для фиксированного и беспроводного доступа. Для фиксированного доступа используется частотный диапазон менее 11 ГГц, для
мобильного доступа диапазон от 2 до 6 ГГц, наиболее часто от
3,4 до 3,8 ГГц с достаточно сложной системой модуляции. Технология WiMax обеспечивает поддержку работы мобильных
пользователей, сложная модуляция требует применения более качественных радиоприемников и передатчиков обусловливает более высокие затраты на построение сети. Тем не менее пользователь может получить более высокую скорость передачи – до 75
Мбит/с и приемлемое качество обмена мультимедийным трафиком.
5.3 Основные выводы по главе 5
1. При передаче IP-пакетов по вычислительным сетям происходит инкапсуляция в фреймы/кадры протоколов канального и
физического уровня.
2. Для коммутации и обработки пакетов выделяют маршрутизаторы, коммутаторы, мосты, хабы для работы на сетевом,
канальном, физическом уровнях соответственно.
3. Базовой технологией современных ЛВС является технология Ethernet со скоростью передачи от 10 до 10 000 Мбит/с по
оптическим и металлическим кабелям связи. Это позволяет применять Ethernet для строительства городских сетей MAN.
4. Существующие протоколы сетей доступа ориентированы на высокоскоростную передачу информации с помощью
как оптических, так и обычных металлических кабелей связи.
123
5.4 Вопросы для самоконтроля по главе 5
1. Какую максимальную на сегодняшний день скоростей
передачи обеспечивает оптический кабель в Ethernet?
2. Перечислите основные аппаратные средства маршрутизатора ЛВС.
3. Для чего применяется сетевой процессор?
4. Каковы основные аппаратные средства сетевого процессора?
5. Что такое сетевая интерфейсная карта и для чего она
применяется?
6. В чем преимущество технологии DSL?
7. Чем отличается технология FTTC от технологии FTTH?
8. Какой диапазон скоростей обеспечивает технология
PON?
9. Чем отличаются друг от друга стандарты Wi-Fi?
10. Для чего в технологии MPLS применяются метки?
11. В чем разница между IP–маршрутизатором и маршрутизатором LSR?
12. В чем особенность аппаратного обеспечения xDSL?
13. В чем сходство и различие аппаратных средств PON и
FTTx?
124
Глава 6 Аппаратные средства устройств управления
коммуникационного узла
6.1 Особенности аппаратного обеспечения управляющего
комплекса коммуникационного узла
Многопроцессорные системы управляющих комплексов
предназначены для такой организации вычислений в процессе
обслуживания вызовов, при которой несколько задач (процессов,
потоков) могут одновременно выполняться на различных физических процессорах управляющего комплекса. Под комплексированием многопроцессорной системы управления понимается
объединение в систему нескольких управляющих устройств
(управляющих ЭВМ) с целью повышения производительности и
надежности системы управления в целом.
При решении задачи комплексирования важно определить
способы связи между процессорами при условии сохранения требуемой производительности управляющего комплекса, включая
расширение узла коммутации от минимального количества пользователей до максимально допустимого. В целом организация
связи между управляющими устройствами должна отвечать следующим требованиям:
 гарантия безобрывной связи между УУ в любой требуемый момент времени;
 функционирование в реальном времени;
 возможность назначения приоритетов УУ в процессе обмена;
 проверка данных на целостность в процессе приема/передачи.
Рассмотрим решение указанных задач с помощью аппаратных средств управляющего комплекса коммуникационного узла
– координационного процессора CP113. Этот управляющий комплекс предназначен для выполнения следующих функций:
1. Обработка вызова (трансляция цифр набора номера,
маршрутизация, зонирование, учет стоимости, учет данных о трафике).
2. Эксплуатация, т.е. организация обмена с внешним ЗУ
(ВЗУ) и связь с системой управления сетью.
3. Обеспечение надежности (самоконтроль, обработка
ошибок, обнаружение ошибок).
Функциональные блоки процессора СP113 С в их взаимосвязи представлены на рис. 6.1.
Рис. 6.1 – Функциональная схема аппаратных средств
управляющего комплекса
Базовый (ведущий) процессор, BAPM (base processor master) в нормальном режиме работы обрабатывает вызовы, автома-
126
тизирует функции эксплуатации и осуществляют функции обеспечения надежности и администрирования. Ведомый процессор
BAPS (base processor slave) в штатном режиме работы только обрабатывает вызовы. Процессоры BAPM и BAPS работают в режиме разделения нагрузки – каждый процессор обрабатывает
50% поступающих запросов, процессов и задач. Загрузка процессоров распределяется таким образом, чтобы в данный момент
времени она составляла не более 80% от максимальной вычислительной мощности. Уровень максимальной допустимой нагрузки
составляет 95%, примерно 5% от мощности процессора остаются
незагруженной даже в режиме перегрузки. Это необходимо для
запуска аварийных программ восстановления.
Процессоры CAP осуществляют функции обработки вызовов. CAP добавляются с учетом роста номерной емкости АТС.
Процессор управления вводом-выводом IOC (input/output
control) – управляет доступом периферийных устройств (DLU,
LTG, MB, SN, OMT, MDD) к шине доступа к общей памяти
CP113. К одному IOC подключается до 12 процессоров IOP. Процессор ввода/вывода IOP (input/output processor) подключает периферийное оборудование – НЖМД, терминал технического обслуживания и эксплуатации, дисковод – к IOC. Шина B:IOC является мультиплексированной, 32-х разрядной, предназначена
для подключения процессоров IOP к IOC.
Шина B:CMY (bus to common memory) предназначена для
обмена данными между CAP, BAP, IOC, CMY. Шина доступа к
общей памяти B:CMY имеет скорость передачи 32 Мбайт/сек,
тактовая частота работы шины составляет 16 МГц. Шина использует механизм временного мультиплексирования, информация
передаётся и принимается в четырех канальных временных интервалах, причём каждый временной интервал позволяет обращаться к одному из четырёх банков общей оперативной памяти.
Линии шины распределены следующим образом:
 для передачи адресов выделено 32 разряда;
 для передачи проверочных бит адресов ЕСС (error correction code) выделено 8 разрядов;
 2 разряда – биты занятия для адресации одного из четырех банков памяти
127
 для передачи данных выделено 32 разряда;
 для передачи проверочных бит данных ЕСС выделено 8
разрядов.
На шине имеется 16 портов для подключения к BAP, CAP,
IOC и два порта для подключения к общей оперативной памяти
CMY. Общая оперативная память CMY предназначена для хранения общих данных всех процессов (абонентские данные, данные по маршрутизации, статистические учетные данные по
маршрутизации). Емкость CMY от 64 Мб до 512 Мб, состоит из
четырёх банков памяти (0-3), ёмкость каждого банка от 16 Мбайт
до 64 (128) Мбайт.
В целях обеспечения надежности общая память CMY дублирована, при этом содержимое 0 ветви памяти (CMY0) должно
быть до бита идентично содержимому памяти ветви 1 (CMY1). С
этой целью производится синхронизация.
Координационный процессор СР113 для реализации рассмотренных блоков использует МПр Motorola MC 68040 (MC
68080) микропроцессор с RISC–архитектурой, где используются
короткие инструкции (команды). В результате за один такт может
быть выполнена 1–4 инструкции. Этот МПр работает с тактовой
частотой 25 МГц; разрядность данных 32 бита; разрядность адреса 32 бита; максимальная тактовая частота 66 МГц; размер
КЭШ L.2 до 8 Кб. Ёмкость локального ОЗУ МПр BAP составляет
64 Мб. Данный МПр выполняет операции фиксированной точкой, что позволяет при невысокой тактовой частоте добиваться
требуемой производительности.
В процессорах IOР может использоваться МПр MC 68040
с тактовой частотой 16 МГц, разрядность данных IOP = 32 разрядов (32 бита адреса/данных мультиплексированная шина). Процессор IOP имеет локальное ОЗУ ёмкостью 128 Кб. Напряжение
питания этих МПр 5В, и они способны выполнять 1170000 тыс.
операций/сек.
Шина доступа к общей памяти BCMY имеет скорость передачи 32 Мбайт/с, тактовая частота работы шины 16 МГц. Шина
имеет разрядность 42 бита из них:
 32 бита для передачи данных или адресов;
 8 бит – проверочные биты ЕСС (error correction code);
128
 2 бита – биты занятия для адресации одного из четырех
банков памяти.
Общая шина CMY имеет тактовую частоту 16 МГц, её разрядность делится следующим образом:
 разрядность адреса равна 32 бит, далее 8 бит ECC и 2 бита
занятия банка памяти;
 разрядность данных равна 32 бит и далее 8 бит ECC.
Процессор MC68020 –32-разрядный процессор семейства
М68000. Совместим «снизу-вверх» с предыдущими процессорами семейства. В МПр MC68020 введены новые режимы адресации для поддержки языков высокого уровня и новые инструкции. MC68020 имеет внутренний кэш инструкций размером 256
байт. Для ускорения взаимодействия с сопроцессорами МПр
MC68020 поддерживает сопроцессорный интерфейс. В свою очередь МПр МС68ЕС020 является разновидностью MC68020 для
встроенных применений. Программно совместим с MC68020.
Имеет уменьшенную по сравнению с базовым процессором шину
адреса (А0….А23).
Основные характеристики МПр MC68020, МС68ЕС020
следующие:
 32 бита шины адреса и данных не мультиплексированы;
 линейно адресует пространство 4 Гбайт (МС68ЕС020 с
24-битной шиной адресует соответственно 16 Мбайт адресного
пространство);
 шестнадцать 32-битных регистров общего назначения и
пять управляющих регистров специального назначения;
 конвейерная архитектура с высоким уровнем параллелизма;
 внутренний кэш инструкций;
 поддержка виртуальной памяти и виртуальной машины;
 динамическая установка разрядности шины;
 расширенные режимы адресации для поддержки языков
высокого уровня (18 режимов адресации);
 поддержка шести основных типов данных – биты, битовые поля, байты (8 бит), слова (16 бит), длинные слова (32 бита),
двоично-десятичные числа (4 бита).
129
Микропроцессор MC68040 это 32-разрядный процессор,
который совместим «снизу-вверх» с предыдущими процессорами семейства.
Микропроцессор MC68040 состоит из:
 целочисленного устройства (IU, Integer Unit), совместимого с целочисленным устройством MC68030;
 устройства обработки с плавающей точкой (FPU, Floationg Point Unit); внутреннее устройство управления памятью
MMU (Memory Management Unit);
 устройства памяти инструкций (IMU, Instruction Memory
Unit);
 устройства памяти данных (DMU, Data Memory Unit);
 контроллера магистрали.
Блок IU обеспечивает выработку исполнительного (логического или физического) адреса памяти, обработку инструкций и,
при необходимости, передачу инструкции на исполнение в FPU
и получение из него результата, а также передачу результата обработки инструкции в блок памяти данных и в контроллер магистрали.
Блок FPU осуществляет необходимое конвертирование формата информации, полученной из IU, ее обработку, обратное конвертирование формата результата и передачу его в IU.
Оба устройства памяти (IMU, DMU) идентичны по структуре. Они осуществляют трансляцию логических адресов, выработанных IU, (IMU - инструкций, а DMU – данных) в физические
и имеют в своем составе: устройство управления памятью
(MMU), 128-байтные кэши адресных трансляций (АТС) и 4-Кбайтные кэши операндов.
Контроллер магистрали поддерживает внешние циклы магистрали и обеспечивает передачу операндов между магистралью
IMU, DMU, и IU по раздельным внутренним магистралям процессора.
130
6.2 Аппаратные средства процессора управления
Аппаратные средства процессора САР или ВАР представлены на рис. 6.2:
Рис. 6.2 – Функциональная схема процессора BAP (CAP)
В основе процессора САР или ВАР лежит общий компонент: модуль исполнения команд (РЕХ). Аппаратно РЕХ выполнен в виде отдельного модуля, который имеет собственную учетную позицию, т.е. РЕХ отдельная плата.
PU (processor unit) – процессор модуля, он включает МПр
(МС 68080) и контролер доступа и контролер циклов. Контролер
доступа и контролер циклов выполняет:
 обмен информацией или данными с локальной памяти;
 обмен информации или данными с общим интерфейсом
CI (commin interface);
131
 обеспечивают постоянное сравнение результатов операции PU0 и PU1. В случае если результаты PU0 и PU1 не совпадают, то генерируется аварийный сигнал и процессор САР, ВАР
или IOC отключается от шины.
Схема подачи тактового сигнала формирует тактовые сигналы с частотой сигнала 16 МГц или 25 МГц.
Локальная память LMY (Local memory) имеет емкость от
32Мб до 64 Мб, и строится на базе микросхем DRAM. В LMY
хранится информация необходимая для текущего функционирования данного функционального блока (например, промежуточные результаты вычислительных операций, программы системной области, программа обработки вызова).
Далее следует выделить FEPROM (Flash Erasable Read Only
Memory) – стираемое программируемое постоянное ЗУ с групповой перезаписью, ЭСППЗУ. Модуль FEPROM по функциям приближен к BIOS, т.е. хранит программы начальной загрузки и программы диагностики.
Общий интерфейс CI (Common Interface) используется для
организации передачи данных с шинами BCMY, а также с IOC.
Процессор РЕХ для нормальной работы требует постоянного отвода тепла, поэтому статив с РЕХ оборудован системой принудительной вентиляции.
Рассмотрим модуль CMYC – контролер общей памяти (см.
рис. 6.3). Модуль CMYC предназначен для управления обменом
между шиной общей памяти и модулями общей памяти, с другой
стороны. Для доступа к каждому из четырёх банков физической
памяти выделяется отдельный канальный временной интервал
продолжительностью 125 нс, общая длина цикла доступа к общей
оперативной памяти составляет 500 нс.
В течении цикла доступа к памяти доступны все четыре
банка; такой доступ можно охарактеризовать как детерминированный синхронный доступ с временным разделением или квазимгновенный доступ.
132
Рис. 6.3 – Функциональная схема модуля CMYC
Запись слова данных в память осуществляется только с
шины B:CMY, которая в данный момент времени является активной; «активность» шины устанавливается средствами системного
программного обеспечения EWSD. При этом слово данных для
записи одновременно появляется на обеих ветвях шины BCMY0
и BCMY1.
Процесс обработки данных при записи в физическую память осуществляется синхронно следующим образом:
 контроллер памяти 0 отвечает за обработку записываемого слова данных с 0 бита по 15-й бит и за биты ECC с 4 по 7-й;
 контроллер памяти 1 отвечает за обработку записываемого слова данных с 16 бита по 31-й бит и за биты ECC с 0 по 3й.
133
Модуль CMYC выполнен в виде отдельного аппаратного
модуля, который монтируется в фиксированной позиции.
Схема ввода/вывода (CMYDIO) реализована в виде специальной микросхемы и реализует следующие функции:
1) прием из обеих шин BCMY данных и адресов для записи;
2) передача в BCMY0 и BCMY1 данных считанных из памяти;
3) с помощью кода исправления ошибок ЕСС схема
ввода/вывода проверяет корректность адресов и данных.
Схема CMYDIO исправляет однобитовые ошибки при записи. При чтении данные корректируются непосредственно в памяти CMY.
Многобитовые ошибки обнаруживаются, но не исправляются. Процедура записи в памяти или чтения из памяти повторяется до двух раз, а после этого при хранении ошибки, запускается
программа диагностики и восстановления.
Схема ввода/вывода также управляет выбором шин для записи/считывания данных.
Контроллер циклов при обращении к общей памяти
CMYMFC (common memory, maintenance facilities an cycle control)
генерирует все внутренние управляющие сигналы для CMY, которые необходимы для поддержки синхронности циклов записи/считывания.
Контролер технического обслуживания позволяет выполнять анализ обнаруженных ошибок и выводить данные на панель
технического обслуживания процессора СР113c.
По соображениям надежности общая память разделена на
четыре банка. Емкость каждого банка 64, 128, 256 Мбайт.
С помощью специализированной микросхемы реализуется
возможность обмена данными между модулями CMYC и банками памяти.
Контролер циклов осуществляет распределение управляющих сигналов между банками памяти, т.е. указывает с какого
банка будет считываться информация. В любой конфигурации
процессора СР113 всегда имеется четыре банка памяти.
134
В заключении рассмотрим процесс обработки прерываний.
Этот процесс происходит в три этапа, которые можно определить следующим образом:
1 этап. Запрос на прерывание – включает обнаружение новой ожидающей обработки задачи.
Здесь процессор обнаруживает, что внутренний или
внешний запрос на прерывание (и соответственно, новая задача) ожидает обработки.
Процессор прерывает программу, выполняющуюся в текущий момент времени, выдает запрос на прерывание и запускает обработчик прерываний.
2 этап. Анализ прерывания – анализ ждущей обработки задачи и назначение уровня прерывания для обработки задач.
Здесь обработчик прерываний принимает ожидающую
обработки задачу и выполняет ее предварительный анализ для
определения следующей информации:
 определение уровня прерывания, связанный с запросом
на прерывание;
 характер рассматриваемой задачи;
 действия, которые необходимо инициировать;
 уровень прерывания, на котором будет происходить последующая обработка этой задачи, и программа, которая будет
выполнять эту обработку (см. таблицу 6.1).
3 этап. Обработка прерываний – выполнение задачи на
уровнях прерываний от 0 до 7.
Способ обработки прерываний определяется индивидуально для каждой задачи и зависит от ее относительной важности для системы управления в целом и уровня прерывания, на
котором выполняется программа обработки задачи.
Структура прерываний, которую поддерживает CP113
представлена в таблице 6.1.
135
Таблица 6.1 Состав прерываний процессора управления
Прерывания
Уровень
Номер
7
6
15
14
13
5
12
4
11
10
9
3
2
8
7
x
x
6
5
1
4
3
2
1
0
0
Функции программного и аппаратного
обеспечения управляющего комплекса
Процедура перезагрузки
Тест шины B:CMY при начальной загрузке
обработка ошибки аппаратной части МПР,
Периодические программные прерывания
Прерывания системы отладки ПО (зарезервировано разработчиками ПО)
Объединённый тест синхронизации компонентов
Остановка системы для обработки ошибки
ПО
Обработка ошибки ПО центральной части
CP113
Запрос IOC из BIOS
Слежение за аппаратной частью
Обработка ошибок локального ПО
Выполнение запросов управления
Межпроцессорная связь на уровне операционной системы
Сканирование генератора системного времени для контроля ввода/вывода периферийных устройств CP
Ошибка ввода/вывода
Сообщения от IOP:UNI, IOP:AUC
Сообщения от IOP:MB
Управление вводом/выводом данных на
физическом уровне
Задание по техобслуживания для диагностики IOP
Штатная работа CP113, выполнение программных задач/процессов согласно из
приоритетов.
136
6.3 Основные выводы по главе 6
1. Мультипроцессорная систем позволяет достичь высокой
производительности, измеряемой в миллионах вызовов в ЧНН,
не используя для этого высокопроизводительные процессоры.
Это происходит за счёт разделения/распараллеливания обработки нагрузки от абонентов.
2. Процессоры как правило имеют в своём составе дублированные аппаратные компоненты. Это позволяет создать фактически два отдельных процессора, которые постоянно сравнивают
друг с другом результаты своей работы, обеспечивая тем самым
выявление ошибок обработки данных и ошибки ввода/вывода.
3. Процессоры используют общую память CMY, и кроме
того, имеют в своём составе локальное ОЗУ для хранения собственного программного обеспечения. Для управления общей памятью CMY используется встроенный контроллер общей памяти.
6.4 Вопросы для самоконтроля по главе 6
1. В чём состоит функциональное назначение процессора
BAP?
2. Чему равна разрядность процессора BAP?
3. Для чего в составе процессора BAP имеются два блока
обработки PU?
4. С какой целью при обработке данных генерируются
биты ECC?
5. Чему равна разрядность шины доступа к общей памяти,
как эта разрядность распределена между данными, адресами и
сигналами управления?
6. Каково функциональное назначение контроллера общей
памяти CMYC?
7. Почему в составе общей памяти применяется несколько
банков памяти?
8. Какова процедура обработки однобитовой ошибки при
вводе/выводе в общую память?
137
Глава 7 Специализированные аппаратные средства
обработки сигналов телекоммуникационных систем
7.1 Аппаратные средства цифровой обработки сигналов
Основное назначение процессоров цифровой обработки
сигналов, ПЦОС (DSP) – выполнение вычислительных операций
(сложение и умножение) при обработки цифровой информации.
Как правило, DSP применяются в системах анализа сигналов, при
реализации кодеков или кодеров различного назначения. Например, DSP применяются в системах сотовой связи стандартов
GSM, CDMA для осуществления сжатия исходного аналогового
речевого сигнала.
При использовании цифровой обработки сигналов в телекоммуникациях аналоговая звуковая или видео–информация на
входе при помощи аналого-цифрового преобразователя переводится в цифровую форму, затем полученный цифровой сигнал
передается по цифровой линии связи, а на выходе – восстанавливается исходный сигнал. Типовая структурная схема устройства
цифровой обработки сигналов (без канала связи для передачи)
приведена на рисунке 7.1.
Рис. 7.1 – Структурная схема устройства цифровой обработки
сигналов
Для обеспечения работы системы в реальном масштабе
времени, ПЦОС должен закончить все вычисления в пределах интервала дискретизации 1/fд вх и передать выходной отсчет сигнала
138
на выходной цифро-аналоговый преобразователь (ЦАП) до момента поступления следующего отсчета с аналого-цифрового
преобразователя.
Обработка сигналов ПЦОС выполняется непрерывно, пока
имеется входной сигнал. В случае, если выполняется обработка
ограниченного числа отсчётов входного сигнала, например
восьми отсчётов, то значения этих восьми отсчётов постоянно
хранятся в памяти ПЦОС и непрерывно обновляются, поскольку
на входе с частотой fд вх, появляются новые отсчёты.
Процессоры ПЦОС работают в реальном масштабе времени и выполняют четко алгоритмизированные задачи. ПЦОС
можно разделить на ПЦОС с обработкой данных в формате с
фиксированной точкой и более дорогие ПЦОС, аппаратно поддерживающие операции над данными в формате с плавающей
точкой. Использование данных в формате с плавающей точкой
обусловлено необходимостью обеспечить повышенную точность
вычислений при интегральных и дифференциальных преобразованиях. то дает возможность максимально точного воспроизведения переданного сигнала, особенно в условия зашумления, поэтому в DSP для хранения данных используется слово длиной не
менее 32 бит.
Это позволяет работать с числами в диапазоне: ±1,2х1032
…±3,4х1038 или по стандарту ANSI/IEEE 754-1985: –216…+216
(65536)
Конструктивное исполнение ПЦОС показано на рис. 7.2.
Для обеспечения возможности ускоренной обработки данных
ПЦОС имеют гарвардскую архитектуру, как это показано на рис.
7.2. Следует отметить, что для повышения производительности
некоторые ЦСП используют модифицированную или супегарвардскую архитектуру (SHARC, super harvad architecture computer), которая допускает обмен содержимым между памятью
программ и памятью данных, что расширяет возможности
устройства.
В архитектуре SHARC появились два достаточно важных
компонента: кэш команд/инструкций и контроллер ввода – вывода. Важность этой «добавки» обусловлена тем, что алгоритмы
139
цифровой обработки сигналов вообще тратят большую часть времени на циклы. Это значит, что один и тот же набор команд будет
постоянно передаваться из памяти команд в ЦПУ.
Рис. 7.2 Структурная блок-схема ПЦОС
Контроллер ввода – вывода на рис. 7.2 связан с памятью
данных. Здесь предусмотрены высокоскоростные последовательные и параллельные порты связи. Специальное аппаратное обеспечение позволяет передавать эти потоки данных непосредственно в память (прямой доступ к памяти, или DMA), без необходимости передавать их в регистры ЦПУ. Для ПЦОС, на рис.
7.2, характерным является наличие аппаратного умножителя
(multiplier), позволяющего выполнять умножение двух чисел за
один командный такт.
140
Общими особенностями конструктивного исполнения
ПЦОС являются:
1. Наличие выделенной оперативной памяти для хранения
программ – это память энергонезависимая;
2. Наличие выделенной оперативной памяти для хранения
данных – это память энергозависимая;
3. наличие функциональных блоков, которые выполняют
только операцию умножения и только операцию сдвига.
Особенностью ПЦОС является наличие аккумуляторов повышенной емкости, в частности для 32-разрядного DSP разрядность аккумулятора может составлять до 80 бит. Кроме того, в
DSP применяются теневые регистры для хранения результатов
вычисления. Теневой регистр – это сдвоенный регистр, содержимое одного из них может быть переписано в другой (дублирование, синхронизация) за один такт.
Программы для DSP разрабатываются на языке программирования Ассемблер и Си. Соотношение Ассембле / Си по количеству разработчиков примерно 1:10. В целом язык Си по сравнению с Ассемблером требует больше памяти, что несколько увеличивает DSP, однако программы, написанные на С могут быть
более переносимыми, чем программы, написанные на Ассемблере.
Критериями для оценки ПЦОС являются следующие.
Производительность – измеряется в терминах пропускной
способности (throughput), измеряется количеством инструкций,
выполняемых в единицу времени (millions in-structions per second,
MIPS). Иногда учитывается задержка (latency) – время от начала
обработки некоторого массива данных до завершения обработки.
Энергоэффективность – указывает на такой ограничивающий фактор при разработке ПЦОС, как потребляемая мощность.
Энергоэффективность рассматривается как одна из наиболее
важных целей проектирования. Для ее измерения обычно применяется метрика, определяемая как количество миллионов операций в секунду на один ватт потребляемой мощности (MIPS/W).
Площадь кристалла МПр и общая стоимость разработки
тесно связаны между собой по следующим причинам:
141
 стоимость разработки, как правило, определяется сложностью разрабатываемого устройства, т.е. количеством транзисторов, входящих в его состав, а, следовательно, его площадью;
 стоимость изготовления назначается полупроводниковыми фабриками пропорционально площади спроектированного
кристалла;
 цена выпускаемых микросхем зависит от % выхода годных кристаллов; этот процент в свою очередь, определяется
площадью кристалла.
Рассмотрим характеристики ПЦОС TMS320C2x. Этот
ПЦОС обладает следующими особенностями:
 выполнение умножения и сохранения результатов за
один командный цикл;
 наличие четырехстадийного (четырехкаскадного) конвейера;
 наличие команд, поддерживающих вычисления с плавающей точкой;
 наличие внутреннего ПЗУ программ (ROM) размером
4Кслов для TMS320C25 или ПЗУ с ультрафиолетовым стиранием
(EPROM) 4Кслов для TMS320E25;
 выполнение программ осуществляется чтением из памяти программ RAM, расположенной на кристалле процессора;
 объем памяти программ RAM — 544 машиных слова, из
которых 256 машиных слов могут быть использованы как память
данных;
 расширяемая внешняя память может иметь объем
128Кслов (64К слов на память программ, 64К слов на память данных);
 реализована возможность перемещения содержимого памяти данных и памяти программ блоками;
 реализована возможность организации циклов ожидания
при доступе к «медленной» внешней памяти ОЗУ или внешним
устройствам;
 содержит на кристалле таймер и последовательный порт
ввода/вывода;
142
 микросхема ПЦОС включает пять (TMS320С20) или восемь (TMS320C25) вспомогательных регистров и специальное
арифметическое устройство для них;
 наличие режима прямого доступа к памяти DMA (только
для МПр TMS320C25).
Простейший ПЦОС TMS320C20x имеет производительность до 40 миллионов операций в секунду, время машинного
цикла составляет 200 нс, ЦПУ процессора 16-ти разрядное, АЛУ
– 32-х разрядное, аккумулятор – 32-х разрядный. Имеются схемы
сдвига (shifters), умножитель, встроенная энергонезависимая
Flash-память ёмкостью 32К слов, где длина слова равна 16 разрядам.
Скорость обмена с внешними устройствами (ЦАП, АЦП)
через синхронный последовательный порт составляет до 20
Мбит/сек, буфер ввода/вывода имеет 4 места в очереди, которая
обслуживается по дисциплине FIFO (первый пришёл – первый
ушёл) c 8-ю и 16-ю разрядными данными. Имеется внутренний
генератор тактовой частоты, который может использовать внешние опорные частоты для синхронизации.
Рассмотрим далее особенности реконфигурируемой гарвардской архитектуры, которая описана А.А. Беляевым.
Масштабируемость ПЦОС предполагает возможность в
рамках заданной архитектуры, изменять отдельные параметры и
функциональные возможности разрабатываемого ПЦОС. В частности, изменяется объем памяти программ и памяти данных; производительность (число операций, выполняемых процессором за
один такт); число фаз конвейера.
Реконфигурируемость означает выполнение операций не
только над скалярными, но и над векторными данными, представленными в форматах 16/32/64/128 бит с фиксированной и плавающей точкой. Указанные возможности реализуются при помощи
реконфигурируемого тракта обработки данных.
В DSP-ядре Elcore-30 российского производства имеется
возможность перераспределения общего заданного объема памяти между памятью программ и данных. Таким образом, в указанном процессорном ядре реализована реконфигурируемая гарвардская архитектура.
143
Эффективное взаимодействие в составе «системы-на-кристалле» предполагает возможность встраивания и эффективного
взаимодействия DSP-ядер в составе системы на кристалле обеспечивают следующие архитектурные решения:
 применение стандартных интерфейсов;
 двухпортовая память программ и данных, что позволяет
производить обмен данными на фоне выполнения программ;
 аппаратные поддержка синхронизации вычислительных
потоков;
 Система поддержки входящих и исходящих прерываний.
В реконфигурируемой гарвардской архитектуре ПЦОС память программ PRAM динамически отделена от памяти данных,
причем память данных также разделена на две области (XRAM и
YRAM) и адресуется двумя указателями, что позволяет в течение
одного процессорного такта выполнять чтение инструкции и извлечение/запись двух операндов.
Наиболее гибко ресурсы памяти могут использоваться в архитектуре DSP-ядра Elcore-30М, имеющего подвижную границу
между памятью программ и данных – данное ядро имеет реконфигурируемую гарвардскую архитектуру. Характеристики такого ПЦОС по данным на 2012 г. показаны в таблице 7.1 (по данным А.А. Беляева).
Таблица 7.1 Характеристики ПЦОС Elcore
Сравнение ПЦОС отечественного производства и ПЦОС
иностранного производства приведено в таблице 7.2.
144
Таблица 7.2 Сравнительные характеристики ПЦОС
7.2 Аппаратные средства ввода-вывода
Для увеличения скорости обмена между внешним устройством и памятью управляющего комплекса используют специализированные процессоры (сопроцессоры) ввода/вывода. Это
обусловлено тем, что в связи с увеличением объёма и скорости
передачи данных, скорость передачи при вводе-выводе стала одним из главных критериев для оценки эффективности телекоммуникационного устройства.
Процессоры ввода/вывода обеспечивают повышение скорости передачи данных между аппаратными компонентами
средств связи, позволяют устранить задержки при обмене информацией в коммуникационных системах и повысить общую производительность за счет того, что функции управления вводом/выводом с центрального процессора перекладываются на
специализированный процессор ввода/вывода.
145
Рассмотрим в качестве процессора ввода-вывода специализированный микропроцессор Intel 80321 c RISC-архитектурой
производства компании. Функциональная блок-схема данного
МПр приведена на рис. 7.3.
Рис. 7.3 – Функциональная блок-схема процессора
ввода-вывода
Ядро (core, ЦПУ) МПр 80321 изготовлено по технологии
Intel XScale, тактовая частота работы ядра составляет 600 МГц,
имеется кэш-память для инструкций ёмкостью 32 Кбайт и кэш
данных ёмкостью 32 Кбайт, а также дополнительный мини-кэш
данных ёмкостью 2 Кбайт. Кэш-памяти команд и кэш-памяти малой ёмкости традиционно предназначена для хранения постоянно меняющихся данных. Внутренняя шина (Internal Bus) представляет собой высокоскоростную магистраль разрядностью 64
бита и с тактовой частотой 200 МГц, соединяющую все внутренние компоненты процессора ввода-вывода между собой. Блок
трансляции адресов (Address Translation Unit, ATU) позволяет
прямой доступ к локальной памяти МПр 80321 для обращений с
146
шины PCI. Блок ATU поддерживает отображение между адресами шины PCI и внутренним адресным пространством МПр
80321. Трансляция адресов контролируется через программируемые регистры, доступные как через интерфейс с шиной PCI, так
и ядру Intel XScale, что обеспечивает гибкость при отображении
одного адресного пространства на другое. Поддерживает очереди
на чтение/запись ёмкостью до 4 Кбайт.
Блок сообщений (Messaging Unit, MU) обеспечивает обмен
данными между шиной PCI и МПр 80321. Этот блок использует
систему прерываний для уведомления МПр о поступлении новых
данных. Здесь применяются специальные внутренние регистры
для организации промежуточного хранения и обмена данными.
Контроллер оперативной памяти DDR позволяет реализовать
прямое управление подсистемой памяти PC200 DDR SDRAM.
Возможности контроллера позволяют программно поддерживать
выбор микросхемы памяти и коды коррекции ошибок (error correction codes, ECC).
Блок интерфейса периферийной шины (peripheral bus interface unit, PBI) представляет собой тракт для обмена данными для
тех компонентов аппаратного обеспечения МПр 80321, которые
не имеют интерфейса с шиной PCI и/или размещение которых неоптимально на шине PCI. Примером таких компонентов является
флэш-память (flash memory) и интерфейсные порты к ПЦОС.
Блок PBI позволяет МПр 80321 обрабатывать данные и взаимодействовать с указанными выше компонентами при организации
ввода/вывода. Блок PBI поддерживает 32-х разрядную передачу
данных с рабочей тактовой частотой 33, 66 и 100 МГц.
Блок ускорителя приложений (Application Accelerator Unit,
AAU) выполняет операцию переноса блоков данных в локальную
память МПр 80321 или из локальной памяти, а также выполняет
булевы операции с данными, такие как «исключающее ИЛИ»
(XOR). Блок мониторинга производительности (performance
monitoring unit, PMON) позволяет организовать мониторинг событий, происходящих на МПр 80321. Для этого могут использоваться 14 счётчиков событий, запрограммированных для наблюдения за событиями. Множество событий, за которым осуществляется наблюдение должны быть определены заранее.
147
Блок синхронного последовательного порта (synchronous
serial port, SSP) реализует дуплексный синхронный последовательный интерфейс с тактовой частотой от 7,4 КГц до 1,84 МГц.
Этот интерфейс позволяет подключать широкий набор внешних
аналогово-цифровых преобразователей (конвертеров), аудио кодеков, а также иные устройства, использующие последовательный интерфейс передачи данных.
7.3 Основные выводы по главе 7
1. Широкое применение процессоров цифровой обработки
сигналов на основе гарвардской архитектуры связано, прежде
всего, с развитием систем цифровой обработки речи и изображений (как неподвижных, так и движущихся), что обусловлено
быстрым развитием цифровой сотовой связи и компьютерных систем мультимедиа, в том числе развлекательных.
2. Процессоры ввода-вывода обеспечивают обмен данными с внешними устройствами с минимальными задержками по
времени и в унифицированном формате.
7.4 Вопросы для самоконтроля по главе 7
1. Для каких целей применяются процессоры цифровой обработки сигналов?
2. В чём особенность конструкции процессоров цифровой
обработки сигналов?
3. Какой язык программирования применяется для ПЦОС?
4. В чем особенность реконфигурируемой гарвардской архитектуры?
5. Какие функции исполняют контроллеры DMA в ПЦОС?
6. Какие функции автоматизируют процессоры ввода/вывода?
148
Глава 8 Аппаратные средства оптических
телекоммуникационных систем
8.1 Устройства формирования, передачи и обработки оптического сигнала
Рассмотрим аппаратные средства оптических систем связи.
Оптический передатчик обеспечивает преобразование входного электрического (цифрового или аналогового) сигнала в выходной оптический сигнал.
При цифровой передаче оптический излучатель передатчика «включается» и «выключается» в соответствии с поступающим на него дискретным электрическим сигналом.
Для этих целей используются инфракрасные светоизлучающие диоды LED или лазерные диоды ILD. Эти устройства способны поддерживать модуляцию излучаемого света с мегагерцовыми и даже гигагерцовыми частотами.
При построении сетей кабельного телевидения оптический
передатчик осуществляет преобразование широкополосного аналогового электрического сигнала в аналоговый оптический. В последнем случае оптический передатчик должен иметь высокую
линейность.
Данное устройство управляется с помощью подачи сигнала
на TTL вход (транзисторно-транзисторная логика-название транзисторно-транзисторный возникло из-за того, что транзисторы
используются как для выполнения логических функций (например, И, ИЛИ), так и для усиления выходного сигнала).
В настоящее время освоен выпуск специализированных
микросхем для управления лазерными модулями – лазерных
драйверов.
Эти микросхемы выполняют множество функций управления: усиление, модуляция и т.д.
Для производства таких устройств используются различные, в том числе редкоземельные материалы, как это показано в
таблице 8.1.
149
Таблица 8.1 – Композиционные материалы, используемые для
создания источников излучения различных длин волн
Активный
материал
Подложка
Ga(1-x)AlxAs
In(1-x)GaxAsyP(1-x)
In0.37Ga0.27As0.58P0.42
In0.57Ga0.42As0.9P0.1
GaAs
InP
InP
InP
Диапазон
возможных
значений Еg,
эВ
2.02….1.42
0.95
0.95
0.8
Диапазон излучаемых
длин волн l,
нм
610…870
1100…1700
1310
1550
Указанные средства конструктивно исполняются в виде волоконно-оптических модулей, главной частью которого является
оптический передатчик. Общая схема формирования оптического сигнала представлена на рис. 8.1.
Рис. 8.1 – Схема формирования оптического сигнала
передатчика
Основные параметры драйвера следующие:
 пороговый ток лазерного диода в диапазоне 5…40 мА;
 ток накачки лазерного диода, при котором мощность излучения номинальная в диапазоне от 10 до 120 мА
Ток смещения подаётся на источник света для скорейшего
приведения светодиода в рабочее состояние. Драйвер должен отслеживать разброс и уход ватт-амперной характеристики при старении лазера и изменении температуры окружающей среды.
150
Схему на рис. 8.1 можно реализовать, применяя интегральные микросхемы серийных операционных усилителей (для скоростей передачи 2–8 Мбит/сек) или с помощью специализированных микросхем (для скоростей свыше 8 Мбит/сек). Ввод/вывод
светового излучения в оптическое волокно осуществляется с помощью системы микролинз и соответствующего прибора.
Микросхемы драйвера как правило включают функцию автоматического контроля мощности для поддержания постоянной
средней оптической мощности лазера в течении всего периода
эксплуатации.
Связь с лазером современных микросхем осуществляется
по постоянному току с напряжением собственного питания 3,3 В.
Драйвер обеспечивает необходимые токи смещения (до 100 мА)
и токи модуляции светодиода (до 90 мА), входные сигналы находятся в широком диапазоне от 100 мВ до 2400 мВ.
При этом величина тока смещения может контролироваться внешним микроконтроллером. В набор микросхем для
приема сигнала также может входить усилитель-ограничитель.
В качестве примера приведем микросхему SY88212L –
драйвер лазерного диода Micrel на рис. 8.2.
Эта микросхема разработана для аппаратуры передачи данных, включая ЛВС и городские сети MAN с любой скоростью передачи вплоть до 2,5Гбит/с. Драйвер лазерного диода SY88212L
имеет одним источник питания 3,3 В.
Драйвер может обеспечить ток модуляции до 85мА и ток
смещения до 70мА и может работать в схемах с подключением
лазера по постоянному и переменному току, благодаря широкому
диапазону рабочего напряжения. SY88212L так же обеспечивает
индикацию аварии APC, сигнал TXenable/TXdisable для включения/выключения драйвера и вывод контроля мощности, который
отслеживает ток пропорциональный сумме тока смещения и половины тока модуляции. Микросхема выпускается в 24-выводом
(4x4мм) MLF-корпусе. Рабочий диапазон температур драйвера
лазерного диода – от –40OC до + 85OС.
151
Рис. 8.2 – Пример микросхемы драйвера лазерного диода
В настоящее время рассмотренная схема формирования оптического сигнала объединяется со схемой оптического приемника и изготавливается в виде трансивера (приемопередатчика)
на одном кристалле. Это решение, однако, требует специальных
мер по отводу тепла, выделяемого микросхемой оптического
трансивера.
Оптический приемник осуществляет обратное преобразование входных оптических сигналов в выходные импульсы электрического тока. В качестве основного элемента оптического
приемника используется p-i-n и лавинные фотодиоды, имеющие
очень малую инерционность. Тип фотоприемника определяют
исходя из требований, предъявляемых к системе. При этом стремятся, чтобы фотоприемник имел максимальную чувствительность в рабочем диапазоне длин волн. Требуемую чувствительность приемника обычно определяют, исходя из заданных значений скорости передачи информации или полосы частот Du.
Оптический приемник состоит из оптического детектора и
промежуточных соединительных устройств между оптическим
входом и коаксиальным выходом. Оптический приемник обраба-
152
тывает полученный сигнал и преобразует импульсы тока в импульсы напряжения, чтобы сигнал с выхода приемника был совместим с системой, передачи которая к выходу и подключается.
Оптические приёмники разных производителей оснащены
различным наборам аттенюаторов и эквалайзеров, выполненных
в виде встроенных фиксированных или перестраиваемых вставок, а также в виде заменяемых вставок. Число усилительных каскадов у ОП различно. Практически все приёмники имеют системы автоматического регулирования.
Оптический аттенюатор применяют, чтобы намеренно
снижать величину мощности сигнала, передаваемого по оптоволоконным кабелям. Делать это нужно для недопущения перегрузок оптического прибора, на который будет подаваться слишком
мощный сигнал. Перегрузка может привести к тому, что возможны поломки дорогостоящего оборудования и выход из строя
всей сети.
С помощью оптических аттенюаторов (ATT) вносятся запланированные затухания в сети. В частности, если есть оптический приемник и передатчик с большой дистанцией работы, а
нужно будет осуществить передачу сигнала на небольшое расстояние, то аттенюатор позволит создать оптические потери и сохранит в исправном состоянии оптический приемник. Кроме аттенюатора в последнее время используются также устройства автоматического регулирования мощности, АРУ.
Пример структурной схемы оптического приемника на
примере приемника TA8130 приведен на рис. 8.3.
Данный оптический приемник работает на длине волны
1290 – 1600 нм. Уровень входного оптического сигнала находится в диапазоне –5 …. +2 дБ.
Тип оптического коннектора SC/APC или FC|APC. Полоса
частот для прямого канала 47/87 …860 МГц, обратный канал 5–
30…65 МГц. Напряжение питания дистанционное +24В, местное
электропитание 220 В, частотой 50 Гц.
153
Рис. 8.3 – Структурная схема оптического приемника для
кабельного ТВ
Если приемный и передающий узды удалены на расстояние
~100 и более км, могут потребоваться дополнительно одно или
несколько регенерационных устройств для усиления оптического
сигнала, ослабевающего в процессе его распространения. Также
требуется восстанавливать фронты оптических импульсов. В качестве таких устройств используются повторители и оптические
усилители, совокупно являющимися ретрансляторами оптического сигнала. В целом ретранслятор выполняет функцию усиления оптического сигнала, и дополнительно (при цифровой передаче) может восстанавливать форму импульсов, уменьшать уровень шумов и устранять ошибки.
Повторители чаще используются в волоконно-оптических
системах ЛВС, в то время как при построении оптических транспортных сетей (магистралей) преимущественно используются
оптические усилители.
Повторитель сначала преобразует оптический сигнал в
электронную форму, усиливает, корректирует, а затем преобразовывает обратно в оптический сигнал (см. рисунок 8.4 а).
154
Можно представить повторитель, как последовательно соединенные приемный и передающий модули. Аналоговый повторитель, в основном, выполняет функцию усиления сигнала. При
этом вместе с полезным сигналом усиливается полезный шум.
При цифровой передаче повторитель наряду с функцией
усиления может регенерировать сигнал. Обычно блок регенерации охватывает компаратор, логический блок (принятие решения) и блок восстановления отметки времени (таймер).
Блок регенерации сигнала восстанавливает прямоугольную
форму импульсов, устраняет шумы, ресинхронизирует передачу
так, чтобы выходные импульсы попали в соответствующие канальные временные интервалы (тайм–слоты).
Рис. 8.4 – Типы ретрансляторов:
а) электронно-оптический повторитель; б) оптический усилитель
Повторитель работает с одним сигналом. Оптический усилитель может одновременно усиливать несколько оптических
сигналов, представленных несколькими длинами волн (WDM
сигнала) в пределах определенного интервала, который называется зоной усиления. Это позволяет наращивать пропускную возможность ВОЛС без добавления новых волокон.
155
Таблица 8.2 Сравнительные характеристики повторителей и
оптических усилителей
Характеристика
Конструкция
Цена
Надежность
Регенерация сигнала
Возможность одновременной передачи нескольких
сигналов
Рабочая
длина
волны, нм
Отношение сигнал
шум
Область применения
Повторитель
Оптический усилитель
Сложная
Низкая
Высокая
Допустимая
Простая
Высокая, но падает
Очень высокая
Исключена
Не допускается
Допускается
850, 1300, 1550
Область 1530-1560
Высокое
Низкое
ЛВС, региональные и межрегиональные
транспортные сети
Региональные, межрегиональные, национальные
и международные транспортные сети
По мере распространения оптического сигнала вдоль
ВОЛС происходит его ослабление, а также уширение импульсов
из-за дисперсии. Любой из этих факторов может оказаться причиной ограничения максимальной длины безретрансляционного
участка волоконно-оптического сегмента.
Если же максимально допустимая длина между приемником и передатчиком превышена, то необходимо в промежуточных точках линии связи добавлять один или несколько ретрансляторов.
На рис. 8.5 представлена структурная схема ретранслятора для системы PDH. Искаженный и ослабленный оптический
сигнал, поступает на фотодиод, где происходит его преобразование в электрический сигнал.
156
Рис. 8.5 – Структурная схема оптического ретранслятора для
сети PDH
Малошумящий усилитель блока ВЧ усиливает принимаемый сигнал. Эквалайзер компенсирует влияние приемника и дисперсию волокна, уменьшает межсимвольные помехи. Если дисперсия в системе ограничена, то при помощи эквалайзера можно
увеличить расстояние между ретрансляторами. Эквалайзер не
требуется, если главной задачей является сохранение оптической
мощности.
Устройство для восстановления сигнала в целом состоит
из компаратора сигнала, цепей восстановления отметки времени
и формы сигнала, задающего устройства и источника излучения.
8.2 Аппаратные средства MEMS узла оптической связи
Под узлом оптической связи понимается компонент узла
коммутации, выделяемый по определенному признаку или совокупности признаков и рассматриваемый в качестве аппаратуры
157
для приёма, обработки и передачи оптического сигнала. Узел оптической связи может иметь модульную конструкцию, то есть состоять из отдельных модулей.
Устройство оптической связи – средство связи, применяемое для обработки оптических сигналов в процессе переноса сигнала электросвязи по волоконно-оптическим линиям связи.
Устройство оптической связи является функционально законченным изделием, которое может применяться как самостоятельно,
так и в составе узла коммутации. Реализация узлов и устройств
оптической связи с помощью микропроцессорной техники рассматривается с учётом наличия или отсутствия опто–электронного преобразования сигнала.
Опто–электронное преобразование предусматривает, что
оптический сигнал на входе в устройство оптической связи преобразуется в электрический сигнал. Далее осуществляется обработка электрического сигнала с помощью электронных узлов оптической связи, а на выходе электрический сигнал вновь преобразуется в оптический и передаётся в оптическую линию связи.
Эта схема преобразования является в настоящее время наиболее
распространенной, хотя в последнее время появились узлы оптической связи без использования преобразования оптического сигнала в электрический.
Рассмотрим пример использования микропроцессорной
техники в узлах оптической связи с возможностью добавления,
выделения и переключения оптического сигнала без оптоэлектронного преобразования т.е. узлы оптической коммутации.
Микропроцессорная техника используется здесь для управления
оптическими коммутационными элементами. Примером таких
элементов является применение микроэлектромеханических систем, МЭМС, за рубежом известные под аббревиатурой MEMS.
Микроэлектромеханические системы – это микросхемные
устройства, содержащие как электронные, так и механические
компоненты с размерами от 1 мкм до 100 мкм. Как правило,
устройство МЭМС состоит из электронного модуля управления
с использованием микропроцессора или микроконтроллера и
набора микроскопических механо-электрических датчиков и/или
электромеханических преобразователей (актуаторов). Устройство МЭМС нередко являются составной частью интегральных
158
схем. Благодаря микроскопическим размерам, МЭМС демонстрируют уникальные свойства, не выраженные для макроскопических (т.е. обычных по размерам, классических) объектов в силу
более высокого отношения площади поверхности к объему. В
частности, МЭМС демонстрируют повышенную чувствительность к статическому (поверхностному) электричеству.
В настоящее время МЭМС изготавливаются, в основном,
из кремния благодаря хорошим механическим свойствам и технологий литографии, разработанных для современных интегральных схем и изделий наноэлектроники. В оптической коммутации на основе технологи оптических МЭМС изготавливаются
микрозеркала, которые являются коммутационным элементом,
не требующим предварительно опто–электронного преобразования. Микрозеркало в виде цифрового микрозеркального устройства было впервые изготовлено компанией Texas Instruments в
1987 году. На микросхеме может быть изготовлено до 400 000
зеркал. Момент для вращения создаётся электростатическим
напряжением на основном электроде – сигнала управления. Такое зеркало в проекции «вид сбоку» показано на рис. 8.6.
Рис. 8.6 – Применение оптических зеркал в МЭМС для
коммутации
159
Микрозеркала размером всего 2 мкм, под управлением процессора могут качаться на «пружине» размером в 400 нм в двух
плоскостях. Отклонение микрозеркала составляет по крайней
мере 12 градусов, обеспечивая тем самым разные углы падения и
отражения. В результате происходит собственно оптическая коммутация, т.е. переключение (переброс) когерентного светового
луча с входного порта на выходной порт как это показано на рисунке 8.5 б).
Потери на таком полностью оптическом коммутаторе составляют не более 2 дБ. Условно «входящий» световой луч падает на микрозеркало, отражается от микрозеркала и далее попадает на выходной порт либо сразу, либо после ряда отражений от
дополнительных микрозеркал.
Разные микрозеркала отвечают за перенаправление сигналов на разные выходные порты, что упрощает управление процессом коммутации сигналов. На рис. 8.5 б) приведена схема двумерного (2D) оптического коммутатора c использованием МЭМС
решения на 32 порта. Главное достоинство рассматриваемых
устройств – коммутация оптические сигналов без электрического
преобразования, в результате чего увеличивается производительность коммутаторов, уменьшается необходимое число узлов на
сети, увеличивается скорость передачи, снижается потребляемой
мощности.
Недостатками решения, аналогичного рис. 8.5 б), являются
высокие оптические потери, малая емкость оптического коммутатора – всего 32 порта. Кроме того, для работы в реальном времени требуется уменьшение времени срабатывания микрозеркал.
Для этого необходимо в кратной степени увеличивать ток срабатывания схемы для отклонения микрозеркала и увеличивать производительность устройства управления МЭМС, что также
нельзя отнести к достоинствам узлов оптической связи с МЭМС.
Для создания устройств оптической связи с многими сотнями и даже тысячами входных и выходных портов применяются
трехмерные (3D) узлы оптической связи с МЭМС. Здесь на пути
каждого светового луча встречаются уже два независимых зеркала, положение которых меняется в широких пределах путем
вращения относительно двух разных осей. При сохранении уже
известных достоинств недостатками данного решения является
160
дальнейшееусложнение системы микропроцессорного управления зеркалами, а также необходимость стабилизации положения
микрозеркал в условиях внешних механических возмущений, в
первую очередь, вибраций.
С использованием рассмотренного узла оптической связи
можно создавать широкий класс устройств, например, магистральные оптические коммутаторы, автоматизированные платформы для управления оптоволоконной кабельной системой
AFMP, регулируемые оптические аттенюаторы VOA, реконфигурируемые оптические мультиплексоры добавления и удаления
сигналов ROADM. Один из первых промышленных оптических
коммутаторов был выпущен компанией Lucent Technologies,
США в 2000 г. под названием WaveStarLamdaRouter.
Это устройство оптической связи предназначалось для
применения на магистральных оптических сетях, включало 256
портов со скоростью передачи 40 Гбит/сек каждый порт, всего до
10 Тбит/сек скорости передачи на узел оптической коммутации.
Кроме того, это устройство оптической связи выделить из группового тракта WDM, передаваемого по оптическому волокну, отдельные оптические волны (сигналы), с различной длиной волны.
Для этого используются планарные многослойные оптические λселекторы, базирующиеся на различиях в коэффициенте преломления волн при дифракции на специальных микроминиатюрных
волноводных решетках.
Другое устройство оптической коммутации, производства
компании Glimmerglass с технологией 3D МЭМС, позволяло подключить к коммутатору до 192 условно входящих и 192 условно
выходящих одномодовых оптических кабеля связи на длине
волны от 1270 до 1630 нм.
Задержка, вносимая коммутатором, составляет до 20 мс,
скорость передачи на интерфейсах составляет от 10 Gigabit Ethernet до тракта ОС-768 (40 Гбит/сек) и вплоть до 100 Gigabit Ethernet. При использовании узлов MEMS в конструкции автоматизированных платформ для управления оптоволоконной кабельной
системой, трафик оптических сетей может переключаться или перенаправляться между кабелями удаленно посредством электроники с помощью изменения положения микрозеркал. В данном
161
случае не требуется динамического переключения в режиме реального времени, поэтому могут применяться низкоскоростные,
а, следовательно, недорогие компоненты.
Регулируемые оптические аттенюаторы позволяют ослаблять выбранные оптические сигналы, что используется для динамической компенсации неравномерного усиления световых сигналов с разными длинами волн в системах DWDM.
Оптические аттенюаторы на МЭМС имеют регулируемые
элементы, которые позволяют частично или полностью блокировать световой поток. Такие устройства потребляют значительно
меньше энергии, чем устройства на базе альтернативных технологий, также отпадает необходимость в температурном контроле
и средствах для охлаждения, что упрощает конструкцию микросхемных компонент, снижает стоимость и повышает надежность
устройства в целом.
8.3 Аппаратные средства для построения устройств PON
Еще одним примером реализации узла цифровой связи может являться построение программируемого моста между оптическим трансивером пассивной сети PON и портами MAC-уровня
Gigabit Ethernet согласно стандарту, IEEE 802.3ah–2004 и IEEE
802.1d для построения пассивных оптических сетей по технологии Ethernet (EPON). Сеть PON (см. Рек. МСЭ–Т G.983.1) охватывает участок между устройством оптического терминала OLT
и оптическими сетевыми устройствами, ONU к которым и подключается пользователь или разветвитель на несколько пользователей.
Сеть используется для предоставления услуг Triple-Play:
телефонная связь, передача данных и телевидение. Эта сеть доступа переносит данные пользователя, инкапсулированные в
Ethernet-кадры (стандарт IEEE 802.3) с использованием кодирования 8B/10B.
При передаче кадров Ethernet через сеть PON фрагментации кадров не происходит, хотя при передаче по EPON происходит модификация преамбулы и заголовка кадра. Мост входит в
состав ONU и может быть построен на базе СБИС класса «си-
162
стемы–на–кристалле», например, типа Mustang 3000 производства компании TranSwitch, чья функциональная блок-схема приведена на рис. 8.7.
Рис. 8.7 – Мост сети EPON на основе специализированной
микросхемы
Мост здесь выполняет функции трансляции кадров управления доступом к среде передачи из оптической сети в проводную сеть; обеспечивается соединение PON и Gigabit Ethernet.
Через такой мост пройдут только транзитные пакеты
между PON и Gigabit Ethernet. Анализ блок-схемы на рис. 8.6 показывает, что рассматриваемый процессор можно рассматривать
163
как сетевой (коммуникационный) процессор. Об этом свидетельствует наличие выделенных машин обработки различных подуровней протоколов IEEE 802.3.
Мост IEEE 802.1d позволяет процессору обрабатывать как
физические MAC-адреса, так и IP-адреса, а также предотвращает
зацикливание пакетов согласно протоколу STP. Фильтры групповой передачи позволяет направлять копии пакетов/кадров определенному подмножеству адресатов. Процессор IEEE 802.1Q
позволяет поддерживать технологии виртуальных подсетей
VLAN (Virtual LAN) для ограничения распространения широковещательных пакетов. Здесь же имеется возможность преобразования поля «Тип обслуживания», TOS согласно RFC 1349 или
того же поля «Различимость обслуживания» DS (длина 1 байт)
согласно RFC 2474, 2481 в заголовке дейтаграммы протокола IP
версии 4 и версии 6.
Это необходимо для маркировки и учета объема различных
видов IP-трафика, для маршрутизации трафика, для поддержки
приоритетов при обработке дейтаграмм и создания VLAN. Возможности VLAN позволяют разделять трафик ЛВС по классам
обслуживания COS согласно стандарту, IEEE 802.1p.
Согласно стандарту IEEE 802.1q процессор приоретизации
поддерживает до восьми очередей приоритетов в исходящем и
входящем каналах Ethernet, 64 МАС адреса, до 256 вещательных
групп. Для хранения пакетов и кадров используется внутренняя
память буферизации пакетов.
Для функционирования микросхемы в режиме моста существенное значение имеет машина обработки по стандарту IEEE
802.3–2008, выполняющая функции протокольного процессора
Gigabit Ethernet.
Модуль обработки подтипа протокола для OAM выполняет
обработку протокольных блоков данных PDU PON для администрирования и управления, OAM PDU, в том числе управление
обменом запросами, откликами, событиями и командами управления. Модуль протокола управления многоточечным обменом
MPCP используется для определения наличия и назначения
MAC-адресов новым устройства ONU в сети.
Этот же модуль позволяет рассматривать соединение
«точка–много точек» как совокупность нескольких соединений
164
«точка–точка». В результате ONU выделяет во входящем
(downstream) потоке сообщений кадры, предназначенные данному ONU.
Управление подуровнем MAC осуществляет управление
доступом к общей среде передачи информации в комбинации с
возможностью схемы «точка-точка». В направлении нисходящего потока (downstream) от OLT к ONU идет широковещательная передача. В направлении восходящего потока (upstream) от
ONU к OLT кадры передаются точно к OLT из-за свойств направленности пассивного оптического разветвителя.
Разветвитель в данном случае – пассивный оптический
многополюсник с n входами и m выходами (в простейшем случае
2x2 или 1x2), в котором энергия оптического излучения, поступающего на входы, делится на выходах симметрично (равномерно) или несимметрично (направленно) между всеми портами
согласно рекомендациям IEC 60875-1, IEC 61753-2-3, ITU-T
G.671 и других.
Модуль шифрования обеспечивает, например, AESшифрование как для восходящего, так и для нисходящего потока
кадров. Наконец, физическое кодирование PCS осуществляется
для передачи по волоконно-оптической линии связи преобразует
код 8B/10B в код двоичный код NRZ и наоборот. Микропроцессор управления осуществляет общий контроль всех компонентов
схемы и поддержку программного управления обработки пакетов
и кадров.
8.4 Основные выводы по главе 8
1. Аппаратные средства в оптической связи применяется в
основном для оптоэлектронного и оптического преобразования
сигналов.
2. Аппаратные средства, такие как микроэлектромеханических системы, МЭМС, могут использоваться для оптической
коммутации.
3. В узлах оптической связи широко используются специализированные микросхемы, на аппаратном уровне выполняющие
функции обработки оптических или электрических сигналов.
165
8.5 Вопросы для самоконтроля по главе 8
1. Для чего использует микросхема оптического драйвера?
2. Какие материалы используются для производства светоизлучающих диодов?
3. Как в целом функционируют аппаратные средства оптического передатчика?
4. В чем разница между оптическим повторителем и оптическим усилителем?
5. Для чего в оптическом ретрансляторе PDH требуется
восстанавливать отметку времени?
6. Перечислите состав и назначение элементов оптического
приемника.
7. В чем особенность конструкции оптического коммутационного элемента?
8. В чем достоинства и недостатки оптического коммутатора?
9. Для чего применяется оптический аттенюатор?
10. Какие функции выполняет мост в сетях EPON?
166
Глава 9 Аппаратные средства микропроцессорных
комплектов и их применение
9.1 Аппаратные средства микропроцессорного комплекта
универсального назначения
Под микропроцессорным комплектом интегральных
микросхем понимается совокупность микропроцессорных и других интегральных микросхем, совместимых по архитектуре, конструктивному исполнению и электрическим параметрам и обеспечивающих возможность совместного применения (согласно
ГОСТ 17021–88). В составе микропроцессорного комплекта могут присутствовать интегральные микросхемы нескольких типов.
Под типом интегральной микросхемы понимается микросхема конкретного функционального назначения, определенного конструктивно-технологического, схемотехнического решения и имеющая своё условное обозначение. Микросхемы могут объединяться в рамках серий. Серия интегральных микросхем – совокупность типов интегральных микросхем, обладающих конструктивной, электрической и, при необходимости, информационной и программной совместимостью и предназначенных для совместного применения. Иногда серию могут образовывать один или несколько типов микросхем, выполняющих одинаковые функции и отличающихся одним или несколькими электрическими параметрами.
Под архитектурой микропроцессорных комплектов понимается совокупность принципов и подходов, структурных, технических, технологических решений, определяющих концепцию
взаимосвязи компонентов микропроцессорного комплекта.
В узлах коммутации применяются различные микропроцессорные комплекты. Для построения ЦУУ, ГУУ могут использоваться МПК общего назначения.
Для построения отдельных блоков или модулей также могут использования специализированные комплекты микросхем.
Другой особенностью архитектуры микропроцессорных комплектов узлов коммутации является то, что для реализации заданных функций узла коммутации применяются комплексы микро-
167
схем различного типа и назначения, конструктивно объединенные в виде набора и размещённые на одной монтажной плате.
Другими словами, на одной плате/модуле могут взаимодействовать микросхемы из различных МПК или различные МПК.
Архитектура микропроцессорных комплектов зависит как
от архитектуры микропроцессоров, так и от требуемых функций.
Среди технических характеристик микропроцессорных комплектов можно выделить:
 назначение и функции микросхем МПК;
 разрядность МПр;
 тактовую частоту;
 потребляемую мощность, технологию производства микросхемы, а также тип корпуса (как правило – металлокерамический);
 размеры кристалла микросхемы и количество выводов на
микросхеме.
Рассмотрим далее примеры различных технических решений по микропроцессорным комплектам, поясняющие состав, архитектуру и функциональное назначение МПК.
Микропроцессорный комплект серии КМ1810 является одним из самых распространенных МПК отечественного производства, универсального назначения с возможностью применения в
отрасли связи и в системах автоматизированного управления технологическими процессами. Предназначен для построения простейших управляющих микро-ЭВМ, а также многопроцессорных
комплексов, является аналогом микропроцессора Intel 8086.
Включает в свой состав:
 центральный процессор (тип микросхемы К1810ВМ86);
 арифметический
сопроцессор
(тип
микросхемы
К1810ВМ87);
 специализированный процессор ввода-вывода (тип микросхемы К1810ВМ89);
 генератор тактовых сигналов (тип микросхемы
К1810ГФ84);
 системный контроллер (тип микросхемы К1810ВГ88);
 арбитр системной шины (тип микросхемы К1810ВБ89);
168
 контроллеры динамической памяти (типы микросхем
К1810ВТ02 и К1810ВТ03), интервальный таймер (тип микросхем
К1810ВИ54);
 усовершенствованный контроллер прямого доступа к памяти (тип микросхем К1810ВТ37);
 программируемый контроллер прерываний (тип микросхем К1810ВН59), регистр–защелка (К1810ИР82/83);
 шинный формирователь (К1810ВА86/87).
Напряжение электропитания рассматриваемого комплекта
составляет от 5,75В до 5,25В, емкость входа или входа/выхода до
10 пФ, емкость нагрузки до 100 пФ, входное напряжение низкого
уровня до 0,8В, входное напряжение высокого уровня до 2,0 В,
выходное напряжение низкого уровня до 0,45В, выходное напряжение высокого уровня минимально 2,4В. Рассмотрим назначение микросхем МПК 1810.
Микросхема центрального процессора представляет собой
однокристальный МПр, который содержит около 29 000 транзисторов на кристалле размером 5,5x5,5 мм, напряжение питания
+5В, потребляемая мощность 1,7Вт, тактовая частота 25 МГц,
выполняет 1,66 миллиона операций в секунду. Шина адреса 20ти разрядная, шина данных 16-ти разрядная, пространство ОЗУ
поделено на физические сегменты по 64 Кбайт, на МПр имеется
16 регистров общего назначения. Для уменьшения числа выводов
на микросхеме МПр младшие 16 линий шины адреса мультиплексированы по времени с линиями данных и составляют единую
шину адреса/данных.
Для разделения/демультиплексирования шины адреса/данных применяется регистр–защелка. Для буферизации шины адреса и шины данных применяются шинные формирователи, которые усиливают сигналы системной шины данных. Для формирования системных управляющих сигналов для оперативной памяти и внешних устройств применяется системный контроллер.
Процессор ввода-вывода К1810ВМ89 – специализированный микропроцессор разрядностью 20 бит, кристалл имеет размер 5,5x5,5 мм, напряжение питания +5В, потребляемая мощность 2,5Вт, тактовая частота 1…5 МГц, используется только
169
совместно с ЦПУ, освобождает ЦПУ от управления вводом-выводом и осуществляет высокоскоростные пересылки с прямым
доступом в память ОЗУ. Данный процессор управляет внешними
устройствами, работает по двум каналам ввода-вывода со скоростью передачи до 10 Мбит/сек. Каналы ввода/вывода обеспечиваются пятью 20-ти битовыми, четырьмя 16-ти битовыми и одним 4-х битовым регистром. По аналогии с ЦПУ для уменьшения
числа выводов на микросхеме процессора ввода-вывода младшие
16 линий шины адреса мультиплексированы по времени с линиями данных и составляют единую локальную шину адреса/данных.
В процессе функционирования в схеме на рис. 9.1 ЦПУ
формирует необходимую команду или сообщение в ОЗУ, далее
активизирует процессор ВМ89 для выполнения команды.
Рис. 9.1 – Схема включения процессора ввода-вывода в МПК
К1810
170
После этого процессор ВМ89 работает независимо от ЦПУ,
при этом обмен с ЦПУ возобновляется с помощью специального
прерывания.
Процессор ввода-вывода обращается для записи-чтения
данных к ОЗУ и внешним устройствам. Для прямого доступа в
память процессор ВМ89 оснащён входами DRQ. Процессор
ВМ89 может обслуживать несколько ЦПУ, хотя остаётся «ведомым» по отношению к любому из ЦПУ.
Процессор ввода-вывода позволяет организовать асинхронный обмен между областями памяти ОЗУ или между ОЗУ и
внешним устройством. В последнем случае используется дополнительный контроллер.
Микросхема генератора тактовых частот формирует тактовые импульсы для ЦПУ, для периферийных микросхем и для
управления устройств микропроцессорной системы и их синхронизации. Импульсы формируются из колебаний основной частоты кварцевого резонатора, или из третьей гармоники кварцевого резонатора или от внешнего генератора.
Системный контроллер или контроллер системной шины
К1810ВГ88 управляет обменом данными между локальной шиной и системной шиной или обменом между локальной шиной и
шиной ввода-вывода. Системный контроллер:
 выдаёт сигнал управления, разрешающий чтение из памяти,
 разрешение на запись в память;
 разрешение устройству ввода-вывода передать информацию на шину данных;
 разрешает внешнему устройству считать информацию с
шины данных.
В последних двух случаях адрес устройства ввода-вывода
установлен на шине адреса. Системный контроллер переключает
шинные формирователи для передачи данных с локальной шины
на шину ввода-вывода или на системную шину и наоборот. Также
системный контроллер управляет моментом фиксирования адреса в адресном регистре ЦПУ при получении адреса с локальной
шины.
171
Арбитр шин (микросхема типа К1810ВБ89) определяет
синхронизацию доступа устройств к системной (общей) шине.
Арбитр осуществляет захват, удержание или освобождение системной шины по сигналу МПр ВМ86; арбитр принимает от ЦПУ
сигнал запрета освобождения системной шины. В начальном состоянии ни один арбитр не имеет доступа к управлению системной шиной. С помощью специального входа поддерживается
приоритет МПр, который данный арбитр обслуживает. Арбитр
может информировать другие арбитры о том, что он работает с
шиной с помощью специального сигнала, передаваемого по шине
управления. Арбитр может использоваться для работы с периферийной шиной ввода-вывода.
Контроллеры динамической памяти (типы микросхем
К1810ВТ02 и К1810ВТ03) выполняют функцию управления чтением, записью и регенерацией содержания ОЗУ различной ёмкости. Эти контроллеры:
 принимают запрос на доступ к памяти от ЦПУ,
 на основании адресов ячеек запоминающего устройства
определяют банк памяти, адреса строк и столбцов ОЗУ, на пересечении которых находится требуемая ячейка памяти.
 вырабатываются сигналы управления циклами записи/считывания и регенерации, вырабатывают сообщения в сторону ЦПУ о завершении циклов работы с памятью.
9.2 Аппаратные средства микропроцессорного комплекта
специального назначения
Между тем существуют и специализированные решения
для построения устройств цифровой связи. Например, таким решением является отечественный специализированный комплект
больших интегральных схеме для производства мультиплексоров и коммутаторов цифровых сообщений (см. рис. 9.2).
В рассматриваемый комплект входит 4 микросхемы, напряжение электропитания микросхем 5В, температура окружающей
среды от -60 0С до + 85 0С, выходное напряжение высокого
уровня при токе нагрузки 0,2 мА не менее 4В, а при токе нагрузки
1,6мА – не более 0,45В. Входное напряжение высокого уровня
172
составляет не менее 3,8В, а входное напряжение низкого уровня
– не более 0,8В. Микросхемы изготовлены по КМОП технологии
с размером элемента 1200 нм (1,2 мкм).
ОЦК
0
...
Фреймер
1889ХД1У
E2
Групповой E2
канальный
интерфейс E2
1889ХДЗУ
E2
E1
0
E1
Групповой
канальный
интерфейс
1889ХДЗУ
ОЦК
1
30
15
E1
Фреймер
1889ХД1У
1
30
E2
1
0
E1
E2
E2
E2
E2
E2
E2
Групповой
канальный
интерфейс
1889ХДЗУ
Фреймер
1889ХД1У
... ...
1
30
15
E1
Фреймер
1889ХД1У
31
1
...
Фреймер
1889ХД1У
... ...
...
...
0
31
E2
E1
Коммутатор
cообщений
1024x1024
1889ХД4У
Фреймер
1889ХД1У
...
...
Фреймер
1889ХД1У
31
ОЦК
1
16
Групповой
канальный
интерфейс
1889ХДЗУ
E2
E2
31
ОЦК
E2
0
E1
...
...
0
15
E2
... ...
31
ОЦК
E1
...
Фреймер
1889ХД1У
Исходящие
тракты
0
... ...
...
0
Входящие
тракты
0
30
Рис 9.2 – Блок-схема специализированного МПК
Рассмотрим схему специализированного МПК с использованием микросхем группового канального интерфейса и коммутатора сообщений более подробно.
В составе специализированного МПК нет процессора, что
объясняется:
 ограниченным функциональным назначением МПК, где
большая функциональность процессора просто не будет востребована
 все процедуры обработки сигналов в рассматриваемом
случае строго алгоритмизированы и не относятся к сложным вычислительным задачам.
Фреймер в виде микросхемы 1889ХД1У позволяет объединять 30(31) основной цифровой канал 64 кбит/с в первичный
групповой тракт E1 (2 048 кбит/сек), поддерживает режим разделения первичного тракта E1 на 30(31) ОЦК. В режиме объединения микросхема обеспечивает:
173
 аппаратное формирование кодов циклического контроля
ошибок,
 аппаратное формирование кодовой последовательности
цифровой синхронизации,
 хранение программно задаваемой информации служебного канала в 16-м временном интервале.
В режиме разделения осуществляется:
 обнаружение и поддержка цикловой и сверхцикловой
синхронизации,
 аппаратный контроль принимаемого значения кода CRC,
 аппаратный подсчёт количества блоков c ошибками CRC
(пороговое значение равно 915),
 хранение информации служебного канала в буферной памяти.
Данная микросхема имеет интерфейс для стыка с процессором устройства управления с поддержкой 8-ми разрядной двунаправленной шины данных, 5-тиразрядной шины адреса и шины
управления с передачей сигналов «Выборка», «Запись», «Чтение», «Установка».
Групповой канальный интерфейс в виде микросхемы
1889ХД3У формирует групповой тракт цифровых систем передачи со скоростью 8 192 кбит/сек и функционирует совместно с
микросхемой коммутатора сообщений 1889ХД3, для чего содержит в своём составе по четыре независимых канала мультиплексирования и демультиплексирования. Каждый канал мультиплексирования объединяет четыре тракта E1 в один тракт E2, а каждый канал демультиплексирования разделяет один тракт E2 на
четыре тракта E1. Всего имеется 16 входящих/16 исходящих цифровых трактов E1 и 4 входящих/4 исходящих тракта E2. Все исходящие тракты при мультиплексировании являются выровненными, каждый исходящий кадр на частоте 8192 МГц, сопровождается выработкой выходного сигнала «Начало кадра», общим
для всех каналов мультиплексора.
Взаимодействие с внешним микропроцессором управления
осуществляется через коммутатор сообщений в составе выделенного канала с последовательной передачей сообщений. В направ-
174
лении МПр управления передаётся информация о состоянии цикловой синхронизации и принимаются команды на отключение
каналов.
Коммутатор сообщений с полем коммутации емкостью
1024x1024 канала со скоростью передачи 8192 кбит/сек выполнен в виде микросхемы 1889ХД4У; количество входящих групповых трактов E2 равно 8, количество исходящих групповых
трактов E2 также равно 8. Все входящие групповые тракты предварительно выровнены, исходящие групповые тракты обеспечены цикловой и сверхцикловой синхронизацией и кодами циклического контроля ошибок.
Микросхема также может аппаратно формировать необходимую цикловую и сверхцикловую синхронизацию, вести буферизацию и возможность программного чтения/записи служебной
информации всех входящих трактов для канальных временных
интервалов с номерами 0 и 16 нечетных циклов для каждого полусверхцикла. Считанная информация записывается в два блока
ОЗУ объёмом 288 бит каждый блок на передаче и два таких же
блока на приёме. Имеются блоки буферных регистров для записи
отдельных битов канального временного интервала 0.
Данная микросхема имеет интерфейс для стыка с процессором устройства управления с поддержкой 11-ти разрядной двунаправленной шины данных, 8-ми разрядной шины адреса и
шины управления с передачей сигналов «Выборка», «Запись»,
«Чтение», «Установка».
От микросхемы коммутатора сообщений в сторону группового канального интерфейса передаётся информация на отключение каналов и принимается информация о состоянии циклов синхронизации входящих каналов микросхемы группового канального интерфейса.
Архитектура МПК в настоящее время характеризуется
уменьшением числа компонентов МПК. Это вызвано конструктивным совершенствованием производства интегральных микросхем, увеличением количества транзисторных элементов на единицу площади кристалла. В результате некоторые компоненты
МПК, которые ранее выполнялись в виде отдельных микросхем
(математический сопроцессор, контроллер памяти) в настоящее
время выполняются либо на кристалле микропроцессора, либо на
175
кристалле, непосредственно подключенным к кристаллу МПр и
объединенным с ним в одном корпусе. Другая тенденция – развитие функциональности и производительности компонентов
МПК, например, увеличение производительности системного
контроллера памяти.
Применительно к созданию устройств и узлов цифровой
связи всё большее распространение получают специализированные микропроцессорные комплекты, в том числе изготовляемые
по принципу «система–на–кристалле», когда в одном корпусе
есть всё необходимое для исполнения функций микросхемного
комплекта.
Рассмотрим реализацию узла цифровой связи – линейного
модуля с интерфейсом трактов цифровых систем передачи.
Например, рассмотрим решение для сопряжения трактов
T3/E3 и узла коммутации для организации сетей доступа, которое реализовано с помощью специальной микросхемы TE3–
FALC на рис. 9.3.
Рис. 9.3 – Коммуникационный узел цифровой связи на основе
специализированной микросхемы
176
Эта микросхемное решение используется в качестве компонента в таких средствах цифровой связи, как маршрутизаторы,
мультисервисные коммутаторы, цифровые абонентские линии,
базовые станции в сетях наземной подвижной радиосвязи (сотовой сети связи) 3-го поколения. Специальная микросхема TE3–
FALC включает в себя следующие компоненты:
 формирователи кадров согласно стандарту передачи
(DS3 или E3);
 аналоговый линейный интерфейс;
 передающий и приемный аттенюаторы фазового джиттера;
 схему распределения сигналов по протоколу ATM или
формирователь кадра по технологии HDLC с поддержкой протокола «точка–точка», PPP;
 микроконтроллер управления.
Микросхема имеет допустимое напряжение на входе и выходе 3,3В, потребляемая мощность составляет 900 мВт, выпускается в пластиковом корпусе габаритами 27х27х4 мм с 272 выводами. Микроконтроллер в составе данной микросхемы контролирует конфигурацию устройства, обрабатывает входящую сигнализацию и собирает статистические данные в соответствии с
составом базы данных управления MIB протокола SNMP. В составе данной микросхемы имеется синхронизирующее устройство, которое обеспечивает обработку служебных бит и бит проверки четности для цифрового первичного тракта E1 согласно
Рек. МСЭ–Т G.751 и G.832. Интерфейс с внешним процессором
управления позволяет подключать внешние 8/16-ти разрядные
МПр производства компаний Intel и Motorola.
Данная микросхема выполняет функции обработки информации протоколов ATM и HDLC на физическом, канальном и сетевом уровнях модели взаимосвязи открытых систем. Для работы
на физическом уровне рассматриваемая микросхема объединяется в рамках узла цифровой связи со специальным интерфейсным блоком, который реализует стык с физической средой
передачи. Этот блок обозначен на схеме рис. 4.8 как «Линейный
интерфейс передачи» и «Линейный интерфейс приема», формирующий порт передачи и приема соответственно. Далее каждый
177
порт оборудован на передающей стороне передатчиком сигналов,
а на приемной стороне – приемником сигналов. Формирователь
кадров или фреймер на стороне передачи обеспечивает преобразование входных данных в формат кадра, требуемый для обработки и/или передачи.
Формирователь кадра (фрейма) определяет границы кадра
(фрейма), мультикадра в потоке данных, выявляет ошибки и компонует данные для передачи через линейный интерфейс. На приемной стороне происходит обратное преобразование – из кадра
цифрового тракта системы передачи в поток данных для обработки пакетным процессором HDLC и процессором обработки
ячеек ATM.
Для процедур контроля ошибок к фреймеру или к дефреймеру подключен блок тестирования бит ошибок BERT, осуществляющий процедуру контроля частоты битовых ошибок в канале
и оценку вероятности ошибок. Для мониторинга технического
состояния канала используется блок канала технического обслуживания и аварийной сигнализации FDL.
На передающей стороне процессоры обработки ячеек ATM
добавляют/размещают поток ячеек в поле полезной нагрузки кадров тракта переноса E3. На принимающей стороне процессоры
обработки ячеек ATM осуществляют извлечение потока ячеек
ATM из поля полезной нагрузки кадров тракта переноса E3. С
помощью фильтров передачи и выделения или фильтров приема
и выделения определяются границы ячейки ATM и собственно
выделение ячеек в непрерывном потоке, извлекаемом из кадров
тракта передачи. Здесь же осуществляется фильтрация (отсечение) пустых ячеек согласно Рек. МСЭ–Т I.432, фильтрация (отсечение) неназначенных ячеек согласно Рек. МСЭ–Т I.361, фильтрация (отсечение) ячеек с ошибкой в контрольной сумме заголовка ячейки.
Вставка ячеек предназначена для уменьшения скорости потока ячеек. Это осуществляется введением в поток связанных
ячеек так называемых несвязанных ячеек. Связанные ячейки
несут полезную информацию пользователей, несвязанные ячейки
– пустые, не несут полезную информацию. На принимающей
стороне происходит анализ и деление ячеек на связанные и несвязанные. Несвязанные ячейки безвозвратно удаляются.
178
Для подключения к оборудованию узла коммутации используются системный интерфейс, реализованный в виде внешней шины ввода/вывода UTOPIA уровня 2, утвержденной технический комитетом ATM-Forum в качестве интерфейса между
уровнем ATM (канал передачи данных) и физическим уровнем.
В стандартной шине уровня 2 возможна скорость передачи данных до 622 Мбит/c.
С учетом сложности конструкции и реализации рассматриваемого узла цифровой связи, на нём установлены разнообразные
порты для подключения средств внешнего тестирования, диагностики и управления. В первую очередь следует назвать интерфейс для подключения внешнего микропроцессора управления
данной микросхемой.
Это необходимо для последующей обработки полезной информации ячеек. Доступ к рассматриваемой микросхеме можно
получить, подключив внешнюю ПЭВМ к универсальному асинхронному приёмопередатчику, UART по стыку RS-232. В асинхронном режиме работы интерфейс UART отличается от RS-232
только логическими уровнями, которые в случае UART соответствуют уровням КМОП или ТТЛ. Другим специфическим интерфейсом является специализированный аппаратный интерфейс
JTAG, разработанный с учётом стандарта IEEE 1149.1 для тестирования собранных печатных плат.
Этот интерфейс применятся в т.н. «периферийном» сканировании для тестирования и проверки печатных плат с установленными микропроцессорами, ПЛИС, микросхемами памяти
«flash» на наличие в электроцепях коротких замыканий, непропаек, обрывов дорожек. Следует отметить, что микросхема с возможностью периферийного сканирования может, при необходимости, протестировать соединенные с ней микросхемы.
9.3 Аппаратные средства мультиплексора в системах PDH
Для построения мультиплексоров PDH, применяются сдвоенные трансиверы на основе микросхемы Intel LXT-332 (см. рис.
9.4).
179
Рис. 9.4 –Структурная схема мультиплексора PDH E2
Микросхема LXT-332 представляет собой полностью интегрированный блок линейного интерфейса для работы на скорости
1544 кбит/сек или 2048 кбит/сек. В состав данной микросхемы
входят:
 кодер-декодер HDB-3, B8ZS;
 линейный интерфейс согласно Рек. МСЭ-Т G.703 c эквалайзером, управляющим амплитудой выходных импульсов передатчика;
 аттенюатор джиттера, коммутируемый в так передачи и
в так приёма;
 встроенный кварцевый генератор;
 генератор псевдослучайной последовательности и детектор ошибок для контроля тактов;
 устройства замыкания шлейфов как в сторону станции,
так и в сторону линии связи;
 последовательный интерфейс для работы с МПр;
 схема диагностики и контроля.
Микросхема выполнена по К-МОП технологии и имеет два
основных режима работы:
180
 Аппаратный режим, не требующий подключения внешнего управляющего МПр;
 Микропроцессорный режим, предусматривающий работу с внешним управляющим МПр. МПр здесь используется для
конфигурирования микросхемы LXT-332, диагностики, сканирования аварийных состояний.
Аппаратный режим позволяет строить самые простые
устройства, не используя программное обеспечение управление.
Такое решение позволяет поддерживать все функциональные режимы, за исключением контроля тактов с помощью встроенного
генератора псевдослучайной последовательности и детектора
ошибок.
Микропроцессорный режим позволяет получать более
гибкое решение, использовать микросхему трансивера LXT-332
во взаимодействии с системой управления мультиплексором, которая обеспечивает дистанционный контроль аварийных состояний, конфигурирование и мониторинг состояний всех трактов системы передачи.
Трансиверы могут работать в микропроцессорном режиме
под управлением восьмиразрядных МПр Intel или Motorola с использованием последовательного или параллельного интерфейса. В режиме микропроцессорного управления обеспечивается немедленный контроль (по процедуре прерывания) работы
драйверов приема и передачи данных системы передачи. Для
проверки работоспособности трансиверов имеются различные
диагностические режимы: организация местного, удаленного и
аналогового шлейфов, а также включение сигнала индикации
аварийного сигнала (СИАС).
В LXT332 встроен генератор и детектор псевдослучайной
последовательности (ПСП). Для операций с потоком Е1 используется 215-1 (32768) ПСП с инвертированием на выходе. Имеются
средства для введения логических ошибок в ПСП и нарушений
чередования полярности в линейный код. Использование ПСП в
ИС LXT332 возможно только в режиме микропроцессорного
управления.
Как видно на рис. 9.4, трансиверы связаны с мультиплексором по внутреннему интерфейсу на основе NRZ-кодированного
181
сигнала. Набор тактовых сигналов, необходимых для работы
мультиплексора, формируется набором генераторного оборудования.
9.4 Аппаратные средства мультиплексоров и трансиверов
SDH
Мультиплексоры SDH выполняют как функции мультиплексирования каналов и трактов, так и функции устройств терминального доступа, позволяя подключать низкоскоростные каналы PDH иерархии непосредственно к своим входным портам.
Они являются универсальными и гибкими устройствами, позволяющие решать практически все перечисленные выше задачи,
т.е. кроме задачи мультиплексирования выполнять задачи коммутации, концентрации и регенерации.
Это оказывается возможным в силу модульной конструкции SDH мультиплексора SMUX (SDH Multiplexor), при которой
выполняемые функции определяются лишь возможностями системы управления и составом модулей, включённых в спецификацию мультиплексора. Принято, однако, выделять два основных
типа SDH мультиплексора: терминальный мультиплексор и
мультиплексор ввода/вывода.
Терминальный мультиплексор TM (Terminal Multiplexor)
является мультиплексором и оконечным устройством SDH сети с
каналами доступа, соответствующим трибам/трибутарным трактам доступа PDH и SDH иерархии (см. рис. 9.5).
Терминальный мультиплексор может либо вводить каналы, т.е. коммутировать их со входа трибутарного интерфейса
на линейный выход, или выводить каналы, т.е. коммутировать с
линейного входа на выход трибутарного интерфейса.
Мультиплексор ввода/вывода ADM (Add-drop multiplexor)
может иметь на входе тот же набор трибутарных потоков, что и
терминальный мультиплексор. Он позволяет вводить/выводить
соответствующие им каналы. Дополнительно к возможностям
коммутации, обеспечиваемым ТМ, ADM позволяет осуществлять
сквозную коммутацию выходных потоков в обоих направлениях,
а также осуществлять замыкание канала приёма на канал пере-
182
дачи на обеих сторонах («восточный» и «западный») в случае выхода из строя одного из направлений. Наконец, он позволяет (в
случае аварийного выхода из строя мультиплексора) пропускать
основной оптический поток мимо него в обходном режиме. Всё
это даёт возможность использовать ADM в топологиях типа
«кольцо».
Рассмотрим использование специализированных МПр и
микросхем в оптических системах связи. Общая структурная
схема мультиплексора добавления-выделения SDH представлена
на рис. 9.5.
Рис. 9.5 – Принцип действия синхронного мультиплексора SMUX
ввода/вывода ADM
Мультиплексор имеет два двухволоконных оптических
интерфейса «Запад» - «Восток» и поддерживает добавление-выделение в тракт STM-1 до 42 потоков E1 (см. рис. 9.6).
Для построения рассматриваемого мультиплексора можно
использовать микросхемный набор (чипсет) компании Intel, в состав которого входят два базовых типа СБИС-микросхем:
 микросхема терминатора секций STM – 1/0 LXT 6051;
 микросхема отображения (SDH-мэппер) 21 E1 типа
LXT6251.
Микросхема LXT 6051 имеет более 100 управляющих регистров, доступных для обмена данными внешней микропроцессорной системе управления по специальному последовательному
двунаправленном интерфейсу. Микросхема LXT 6051 выполняет
преобразование трактов VC-4 (VC-3) в тракт STM-1 (STM-0) соответственно через AU-4 и AUG (AU-3 для STM-0).
183
Рис. 9.6 – Структурная схема мультиплексора SDH на основе
микросхем компании Intel
Микросхема СБИС LXT 6251 может поддерживать до
восьми интерфейсов E1 и выполняет преобразование E1  C-12
 VC12  TUG-2  TUG3.
Микросхема SDH-мэппера формирует маршруты передачи
информационных структур, соответствующих добавляемым
(вводимым) и выводимым с их помощью потокам E1, а также потокам, пропускаемым через мультиплексор транзитом и передаваемым в оба направления SDH-кольца. Указанная микросхема
выполняет функции размещения потоков E1 в виртуальных контейнерах VC-12, извлечение потоков из этих контейнеров (мэппинг, mapping), мультиплексирование 21 VC-12 в TUG-3, гибкое
конфигурирование доступом.
Микросхема LXT 6251 имеет более 20 управляющих регистров, доступных внешней микропроцессорной системе управления. Через эти регистры осуществляется конфигурирование данной СБИС и мониторинг её состояния.
184
Кроме перечисленных, используются дополнительные
микросхемы, обеспечивающие работу интерфейсов в сторону линий связи E1 и в сторону оптических линий:
 трансивер оптической линии LXT6155, сопрягающий параллельный интерфейс STM-1 (последовательный интерфейс
STM-0) терминатора секции с последовательным интерфейсом
оптического приёмопередатчика;
 интерфейсные устройства E1 LXT6282 и трансиверы линий E1 LXT344 для сопряжения LXT6251 с трактами E1.
Интерфейсные устройства осуществляют выравнивание
джиттера, мониторинг состояний трактов E1. Четырехканальные
трансиверы LXT344 поддерживают электрические параметры
интерфейсов E1 в соответствии с рек. МСЭ-Т G.703. Для этой же
цели используются восьмиканальные трансиверы LXT6282.
Рассмотрим порядок работы рассмотренных микросхем в
составе SDH мультиплексора.
Шаг 1. С выходов приёмных частей оптических приёмопередатчиков NRZ-кодированные сигналы 155 Мбит/сек поступают через последовательную эмиттерно-связанную логику интерфейса на входы трансиверов на основе микросхем LXT 6155
восточного и западного направления.
Шаг 2. Приёмные части трансиверов осуществляют выделение приемного тактового сигнала в каждом из направлений и
преобразуют принимаемый сигнал в сигналы восьмиразрядного
параллельного интерфейса STM-1.
Шаг 3. С выходов трансиверов сигналы подаются на входы
терминаторов секции LXT6051 западного и восточного направлений.
Шаг 4. Терминаторы анализируют заголовки STM-1, AU3,
AU4, VC-3, VC-4 и выполняют функции окончания секции регенератора, секции мультиплексора, окончания маршрутов высших
порядков, а также функции мониторинга и обнаружения аварийных состояний, конфигурирования маршрутов приёма и передачи под управлением внешнего микроконтроллера устройства
управления.
Шаг 5. Терминаторы секций соединяются с платами мэпперов, где каждая плата мэппера поддерживает ввод/вывод до 21
185
потока E1. На каждой из плат мэппера установлены рассмотренные выше микросхемы LXT6251, интерфейсные устройства
LXT6282 и трансиверы LXT344, LXT6282. Указанные платы
мэпперов соединены с терминаторами секций с помощью двунаправленных высокоскоростных шин по стандарту IEEE P1396.
Шаг 6. В обратном направлении, с выходов передающей
части мэпперов сигналы через телекоммуникационные шины восточного и западного направлений поступают в передающие части терминаторов секций и далее через параллельные 8-ми разрядные интерфейсы – в трансиверы, откуда по последовательным
интерфейсам 155 Мбит/сек на передающие части оптических
приёмопередатчиков и после преобразования в оптические сигналы – в волоконно-оптическую линию связи через оптические
порты.
Следует отметить, что оптические интерфейсы STM-1 могут входить в состав функциональных блоков современных систем коммутации, например, 5ESS производства компании Lucent Technologies, США. Данные интерфейсы управляются централизованно ЦУУ и/или ПУУ АТСЭ. На данных интерфейсах
могут выполняться операции конфигурирования заголовков всех
информационных структур для обмена с внешними мультиплексорами и кросс-коннекторами (аппаратура оперативного переключения) SDH, конфигурирование заголовков для транспортировки структур на соответствующие порты ввода/вывода E1 удалённых устройств доступа, для мониторинга и ведения базы данных аварийных состояний. В некоторых случаях для связи
устройства управления мультиплексорами могут быть связаны с
ЦУУ/ПУУ системы коммутации через физический интерфейс.
Мультиплексоры могут соединяться с коммутационным
полем АТСЭ как через интерфейсы E1, так и через специальные
высокоскоростные внутристанционные интерфейсы. Управляющая информация передаётся в специальных канальных временных интервалах. При этом требуется применять дополнительную
аппаратуру, осуществляющую разборку сигнала такого интерфейса и сопряжение с интерфейсами мультиплексора, например,
через интерфейсы NRZ-кодированных сигналов между трансиверами E1 и устройствами интерфейса E1. Трансиверы E1 в этом
186
случае могут использоваться для подключения только внешних
устройств, а для внутристанционных связей не используются.
9.5 Основные выводы по главе 9
1. В современных средствах связи применяются микропроцессорные комплекты общего и специального назначения. Эти
микропроцессорные комплекты отличаются архитектурой, которая зависит от функций, исполняемых микропроцессорным комплектом и от характеристик самого микропроцессора.
2. Микропроцессорные комплекты общего назначения характеризуются универсальностью применения и могут использоваться при производстве широкого набора средств связи. Недостатком микропроцессорных комплектов общего назначения является отсутствие определенной функциональности, реализуемой с помощью специальных микросхем или набора микросхем.
3. Микропроцессорные комплекты специального назначения характеризуются наличием специальных микросхем или
набора микросхем. Это позволяет реализовывать некоторые
функции с минимальной задержкой по времени, например, функции мультиплексирования/демультиплексирования, функции
коммутации. Недостатком микропроцессорных специального
назначения является ограниченная функциональность.
9.6 Вопросы для самоконтроля по главе 9
1. Дайте определение понятию микропроцессорный комплект.
2. Какими характеристиками отличаются микропроцессорные комплекты различных производителей?
3. Приведите возможный состав микропроцессорного комплекта общего назначения.
4. Для чего нужен арбитр системной шины?
5. Почему в составе микропроцессорного комплекта специального назначения не всегда имеется микропроцессор?
6. В чем состоят основные тенденции развития микропроцессорных комплектов?
187
Глава 10 Аппаратные средства и схемотехника абонентских устройств телекоммуникаций
10.1 Аппаратные средства и сземотехника абонентского
устройства телефонии
Устройство цифровой связи – аппаратура или прибор
цифровой связи, являющийся функционально законченным изделием, которое может применяться как самостоятельно, так и в составе узла связи. Рассмотрим реализацию устройства цифровой
связи с использованием специализированной интегральной микросхемы типа MC34010 для создания цифрового телефонного аппарата с многочастотным набором номера.
Данная специализированная микросхема выполняет следующие функции:
 многочастотный набор номера, обработка зуммера «Ответ станции» (приём вызывного тока), регулирование напряжения в линии и в разговорных цепях;
 генерация многочастотных импульсов набора номера
DTMF с помощью керамического резонатора;
 двух-четырех проводное преобразование в цепях разговорного тока в зависимости от условий подключения;
 интерфейс (порт) к микропроцессору для обеспечения
функций автоматического набора номера и других сервисов.
Следует отметить, что интегральная микросхема МС34010
не позволяет производить набор номера декадными импульсами,
что, безусловно, снижает её функциональность в применении к
условиям российских телефонных сетей.
Порт к микропроцессору позволяет осуществлять не
только дистанционное выполнение команд микропроцессора по
набору номера, но также будет обеспечивать микропроцессору
возможность интерпретировать входные команды, поступающие
с кнопочного номеронабирателя. Использование этого метода
позволяет с помощью микропроцессора осуществлять взаимодействие непосредственно по телефонным линиям с персональными компьютерами либо автоматизированными системами
управления.
188
Элементы и часть принципиальной схемы рассматриваемого устройства цифровой связи приведены на рис. 10.1.
Рис. 10.1 – Аппаратные средства и схемотехника абонентского
устройства телефонии
Для реализации заявленных функций специализированная
микросхема имеет на корпусе специфические внешние выводы
(контакты) со следующей функциональностью:
 выводы для приёма информации после нажатия клавиатуры (строка и столбец);
 отключение клавиатуры;
 последовательный ввод/вывод данных микропроцессора;
 направление передачи данных (вывод на схему двухчастотного набора или передача данных в микропроцессор);
 выводы генератора тактовой частоты и керамического
резонатора;
 выводы обратной связи со схемой многочастотного
набора номера;
 вывод выключения микрофона;
 выводы усилителя приёма и передачи речевого сигнала;
 выводы тонального звонка.
189
Стабилизатор напряжения абонентской линии связи, включая интерфейс абонентского шлейфа, обеспечивает все внутренние электронные цепи телефонного аппарата неизменными по
уровню напряжением и током. Стабилизация тока по величине
обычно выполняется с использованием проходного транзистора.
Проходной транзистор также задает входное сопротивление по
постоянному току телефонного аппарата. Интегральная микросхема, предназначенная для работы в телефонном аппарате, разрабатывалась специально для надежной работы в линиях телефонной связи с пониженным напряжением.
Схемы цепей прохождения речевого сигнала обеспечивают интерфейс, или сопряжение, цепей электретного микрофона
и телефонного капсюля с двухпроводной телефонной линией.
Ток шлейфа, проходящий по цепи проходного транзистора, используется для питания электретного микрофона. Цепь, состоящая из резисторов в составе блока «Цепи прохождения разговорных сигналов» задает необходимое смещение между микрофоном и передающим усилителем.
Изменения тока именно в этой цепи представляют кодированную информацию речевого сигнала, которая поступает в телефонную линию. Небольшая часть передаваемого сигнала через
усилитель с малым коэффициентом усиления поступает обратно
в телефонный капсюль, создавая сигнал самопрослушивания.
Также здесь имеется датчик пиковых значений и схема ограничения, ослабляющие любой громкий передаваемый сигнал и ограничивающие уровень звуковых искажений.
Сигнал отключения звука, поступающий от встроенного
номеронабирателя, будет отключать микрофон и телефон трубки,
чтобы подавить громкие звуки, возникающие при двухтональном
многочастотном наборе, а также любые раздражающие слух
щелчки, вызванные переключением контактов телефонной
трубки или кнопок клавиатуры.
Полная схема обработки сигналов тонального номеронабирателя входит в состав интегральной микросхемы МС34010. Она
полностью совместима как с 12-ти кнопочной, так и 16-ти кнопочной клавиатурами, применяемыми для набора номера. При
нажатии кнопки наборного поля клавиатуры. схема компаратора
(сравнения) клавиатуры в составе блока «Схема двухтонального
190
многочастотного набора номер» определяет 3-х разрядные адреса
строки и колонки для нажатой кнопки. Эти трехразрядные адреса
используются в схемах счетчика/кодирующего устройства, необходимых для формирования тональных сигналов со строго определенными частотами.
Меняющаяся 8-ми разрядная цифровая группа (кодовая
группа) генерируется кодирующими устройствами строки и колонки матрицы на заданной частоте. Индивидуальные цифро–
аналоговые преобразователи строк и колонок матрицы наборного
поля преобразуют 8-ми разрядные группы (слова) в соответствующие уровни напряжений аналогового сигнала. Эти синтезированные тональные сигналы смешиваются на операционном усилителе, чтобы сформировать необходимый двухтональный выходной сигнал.
Для генерации сигналов с частотами, соответствующими
строкам и колонкам матрицы наборного поля, используется решение, обеспечивающее точность воспроизведения частоты тонального сигнала в пределах ±0,16%. В результате в схеме применяется сравнительно дешевый керамический резонатор с рабочей частотой 500 кГц вместо дорого кварцевого стабилизатора
для опорной частоты в схеме двухтонального многочастотного
набора. Генератор с точностью поддержания частоты ±0,3% в
данной интегральной телефонной микросхеме будет обеспечивать точность тонального сигнала в системе многочастотного
набора ±0,8%.
При обработке сигналы вызова поступают на вход мостовой схемы по проводам a и b, далее сигнал претерпевает двухполупериодное выпрямление, а его величина ограничивается стабилитронами. Когда напряжение сигнала вызова превышает уровень порогового значения, задаваемого резистором, запускается
делитель частоты, обеспечивающий отношение частот 8/10. Он
будет обеспечивать попеременный двухтональный либо мелодичный (в виде трелей) сигнал, поступающий на выходной усилитель с несимметричным выходом, возбуждающий пьезоэлектрический акустический элемент. Когда напряжение вызывного
сигнала снижается ниже порогового уровня, делитель частоты с
191
отношением 8/10 отключается и выходной сигнал вызова перестает звучать. Частота сигнала вызова может подстраиваться с
использованием внешних элементов схемы.
Введение в схему микропроцессора расширяет дополнительные возможности аналогового телефона, например:
 увеличение объема памяти для телефонных номеров и
повторного вызова;
 использование цифрового дисплея на жидкокристаллических элементах, либо на светоизлучающих диодах;
 возможность визуального отображения на дисплее календаря и часов;
 индикация длительности разговора и обратного вызова;
 автоматический повторный вызов;
 автоответчик.
При выборе микропроцессора наиболее важным фактором
является энергопотребление в связи с тем, что питание схемы
процессора может осуществляться как от аккумулятора, так и от
абонентской телефонной линии. Микропроцессор должен сохранять свою работоспособность при очень низких уровнях питающего напряжения, сравнимых с уровнем питания остальных интегральных микросхем. Здесь могут применяться микросхемы,
построенные с использованием комплементарных структур на
полевых транзисторах со структурой кремний–металл–окисел–
полупроводник К–МОП, и схемы интегральной инжекционной
логики И2Л. Вторым важным фактором является универсальность и стандартизация параметров микропроцессора, включая
его программирование.
Интегральная микросхема МС34010 имеет специальный
«Периферийный интерфейсный адаптер», предназначенный для
подключения внешнего микропроцессора управления. Схема интерфейса включена в схему номеронабирателя для двухтонального многочастотного набора и подключается к адаптеру с использованием шести линий.
Каждый раз при нажатии кнопки номеронабирателя коды
строки и колонки матрицы наборного поля преобразуются в 4-х
разрядный код схемы декодера клавиатуры.
192
Каждая кнопка наборного поля имеет свой собственный
уникальный код, эти коды используются для того, чтобы генерировать требуемые комбинации тональных сигналов. Схема периферийного интерфейса записывает код кнопок клавиатуры в двунаправленный 4-х разрядный регистр сдвига для передачи кода
кнопки в микропроцессор. Данные регистра сдвига передаются
последовательно в микропроцессор или обратно с использованием шины данных (схема ввода/вывода).
Скорость передачи и синхронизация передачи определяются тактовыми (или синхронизирующими) импульсами, посылаемыми микропроцессором по линии синхронизации. МПр
также управляет направлением перемещения данных, используя
для этого шину управления. Если МПр считывает информацию
с номеронабирателя чтобы, например, запрограммировать телефонный номер, на линии направления перемещения данных
шины управления присутствует сигнал, соответствующий низкому уровню. При нажатии кнопки номеронабирателя, её код поступает на схему двухтонального многочастотного набора. Этот
код также загружается в регистр сдвига интерфейсного адаптера.
Каждый последующий отрицательный фронт тактового (синхронизирующего) импульса, поступающий по линии синхронизации, будет сдвигать без сохранения сдвигаемых разрядов один
бит за один раз через шину данных, начиная со старшего разряда.
При записи микропроцессором информации, предназначенной для номеронабирателя и необходимой для автоматического набора последнего набранного номера, на линии направления перемещения данных будет логический сигнал высокого
уровня. Четыре бита записываются в регистр сдвига через шину
данных (схему ввода-вывода), причем первым загружается бит
старшего разряда. Для предотвращения введения ошибочных
данных запрещается генерирование тонального сигнала до тех
пор, пока не будут записаны все 4 бита. После завершения записи
микропроцессор возвращает шину управления в исходное состояние, после чего становится возможным генерирование тонального сигнала.
193
В рассматриваемой интегральной микросхеме генерируется два сигнала обратной связи для микропроцессора. Сигнал
набора номера приобретает высокий логический уровень, как
только будет нажата любая из требуемых кнопок номеронабирателя. После того как кнопка отпускается, логический сигнал возвращается к состоянию с низким уровнем. Вторым сигналом, характеризующим состояние системы, является сигнал «отключения звука». Этот сигнал имеет высокий логический уровень, когда генерируется тональный сигнал и включается режим отключения звука в телефонной трубке. Логический сигнал «Отключение звука» возвращается к состоянию с низким уровнем после
того, как закончится генерация тонального сигнала.
За исключением телефонного капсюля, в рассматриваемом
телефоне не используется более никаких индуктивных элементов. Полное комплексное сопротивление, коэффициенты усиления, подавление скачков напряжения переходных процессов, а
также фильтрация сигналов — все эти параметры настраиваются
с использованием готовых к применению (навесных или дискретных) резисторов и конденсаторов. Когда телефонная трубка лежит на рычагах, контакты S1 и S2 находятся в положении, указанном на рис. 10.1. В этом случае телефонный аппарат должен
обладать бесконечно большим сопротивлением. Полупроводниковый стабилитрон имеет нелинейную характеристику, которая
обеспечивает согласование схемы при изменении уровня напряжения в телефонной линии. Мостовая схема защиты при изменении полярности напряжения собирается с использованием стандартных выпрямительных диодов. Когда телефонная трубка поднята с рычагов, контакты S2 замыкают резистор и конденсатор,
чтобы уменьшить входное комплексное сопротивление.
По абонентской линии от АТС поступает ток питания микрофона и далее следует зуммер «Ответ станции». Как пороговое
значение, определяющее начало прохождения вызывного сигнала, так и значения частоты выходного сигнала могут настраиваться в определенных пределах с использованием внешних элементов интегральной микросхемы. Амплитуда и коэффициент
усиления передаваемого сигнала могут изменяться в рассматриваемой интегральной микросхеме независимо.
194
Защита интегральных микросхем от бросков напряжения,
вызываемых переходными процессами, обычно осуществляется
несколькими различными способами. В состоянии, когда телефонная трубка лежит на рычагах, полупроводниковый стабилитрон с рабочим напряжением не ниже принятого на сети связи защищает цепи вызывного сигнала. В состоянии, когда телефонная
трубка снята с рычагов, переключатель S1 подключает основную
часть схемы. Стабилитрон используется для цепей прохождения
речевого сигнала и защиты от переходных процессов в номеронабирателе.
10.2 Аппаратные средства абонентского устройства для IP–
телефонии
В связи с развитием сетей с коммутацией пакетов на основе
стека протоколов TCP/IP, широкое распространение, начиная с
конца 1990-х годов, получила IP–телефония (интернет–телефония). Функциональная схема цифрового средства связи, являющегося абонентским устройством для предоставления услуг IPтелефонии приведена на рис. 10.2.
В устройстве на рис. 10.2 функции микропроцессора существенно расширились. Рассматриваемое микропроцессорное
устройство можно отнести к классу «система на кристалле», SoC
с напряжением электропитания 3,3 В и мощностью до 1,88 Вт. В
схеме SoC микропроцессор выполнен в одном корпусе с 324 выводами, размером 23x23 мм, содержит два ЦПУ (два ядра). Первое ЦПУ, в виде микропроцессора с RISC–архитектурой MIPS,
предназначено прежде всего для поддержки функционирования
приложений пользователя IP–телефонии и протоколов сигнализации сетей следующего поколения SIP, MGCP и RTP.
Центральное процессорное устройство MIPS 54 Rec является 32-х разрядным, тактовая частота 125 МГц. Ядро ЦПУ процессора цифровой обработки сигналов AC49c имеет тактовую частоту 150 МГц. Это ЦПУ выполняет вычислительные, логические функции, управление вычислениями для реализации таких
кодеков для передачи речи, как кодек для сетей сотовой связи
третьего поколения G.722.2 WB–AMR (широкополосный кодек с
адаптивной скоростью передачи от 5,8 до 24 Кбит/сек), кодек
195
G.726 (скорость передачи 16, 24, 32 и 40 Кбит/сек), кодек G.711
(скорость передачи 64 Кбит/сек), кодек G.723.1 (скорость передачи 5,3 и 6,3 Кбит/сек), кодек G.729A/B (скорость передачи 8
Кбит/сек). Имеется поддержка трехсторонней конференцсвязи,
прием факсов согласно Рек. МСЭ–Т T.38.
Рис. 10.2 – Аппаратные средства абонентского устройства для
IP-телефонии
В рассматриваемом абонентском устройстве реализованы
алгоритмы детектирования речевого сигнала и генерация комфортного шума. Как видно из рис. 10.2, абонентское устройство
для IP–телефонии включает стандартный контроллер для подключения и обмена с клавиатурой набора номера и контроллер
для подключения к алфавитно–цифровому, графическому жидкокристаллическому дисплею.
Для микротелефонной трубки используется двухканальный 16–ти разрядный кодек с частотой 8 и 16 кГц. В результате
данное устройство может использоваться для высококачественной IP–телефонии с расширенным диапазоном воспроизводимых
частот 50….7000 Гц.
В рассматриваемом абонентском устройстве реализованы
алгоритмы детектирования речевого сигнала и генерация комфортного шума. Как видно из рис. 10.4, абонентское устройство
196
для IP–телефонии включает стандартный контроллер для подключения и обмена с клавиатурой набора номера и контроллер
для подключения к алфавитно–цифровому, графическому жидкокристаллическому дисплею.
Для микротелефонной трубки используется двухканальный 16–ти разрядный кодек с частотой 8 и 16 кГц. В результате
данное устройство может использоваться для высококачественной IP–телефонии с расширенным диапазоном воспроизводимых
частот 50….7000 Гц.
Данное абонентское устройство, в отличие от средства
связи на рис. 10.1, может подключаться с помощью встроенного
коммутатора GigabitEthernet к локальной вычислительной сети и
к персональному компьютеру. Существует также возможность
подключения этого устройства к УПАТС по базовому доступу
BRI, есть возможность включения по аналоговой абонентской
линии на АТС или УПАТС, а также подключение по Bluetooth.
Запоминающие устройства представлены в виде ЭСППЗУ для
долгосрочного хранения базового программного обеспечения и
ОЗУ для хранения оперативной информации.
С помощью программного обеспечения, поддерживающего протокол SIP и хранящегося в ЭСППЗУ, выполняется обмен
сообщениями, рассмотренный ранее для клиентов протокола SIP.
Одновременно для обмена по IP–сетям выполняются все преобразования стека протоколов TCP/IP, после чего IP–пакеты передаются для обработки на канальный уровень.
С помощью микросхем GigabitEthernet осуществляется
формирование фреймов (кадров) GigabitEthernet, которые через
трансиверы или напрямую (еслим ЛВС поддерживает стандарт
GigabitEthernet), передаются в локальную вычислительную сеть в
соответствии с протоколами IEEE 802.3. Когда сеанс связи установлен, ПЦОС начинает осуществлять цифровое кодирование
речи.
Передача и прием речевых сигналов по IP–сети осуществляется с помощью протокола RTP, в рамках рассмотренного
выше процесса.
197
10.3 Аппаратные средства абонентского устройства мобильной связи
Рассмотрим абонентское устройство сотовой связи стандарта GSM.
Это устройство на программно–аппаратном уровне осуществляет аналогово–цифровое и цифро–аналоговое преобразование речи, цифровое сжатие или декомпрессию, генерацию комфортного шума, прием и передачу кодированной речи в сеть подвижной (сотовой) радиотелефонной связи.
При наличии соответствующих микросхем с поддержкой
беспроводных ЛВС, данное устройство способно передавать голосовую информацию по локальной вычислительной сети.
Рис. 10.3 – Аппаратные средства сотового телефона GSM
В системе на рис. 10.3 речь человека подвергается аналогово–цифровому преобразованию и далее 8-разрядному кодированию на передаче или декодированию на приеме. Далее стандартизированный речевой кодер, входящий в состав GSM, сжимает
сигнал речи до 13 Кбит/с на передаче, а на приемной стороне декодер восстанавливает исходный сигнал.
Речевой кодер GSM основан на усовершенствованном алгоритме линейного прогнозирующего кодирования (LPC). Этот
LPC-алгоритм использует модель человеческого голосового
198
тракта, которая моделирует гортань в виде ряда концентрических
полостей-цилиндров различного диаметра и с различной резонансной частотой. Эта модель может быть математически представлена в виде систем уравнений, описывающих свойства каждой полости–цилиндра.
Сигнал возбуждения проходит через полости–цилиндры и
генерируется выходной сигнал. В цифровой системе GSM сигнал
возбуждения представляет собой ряд импульсов, моделирующих
колебания голосовых связок, и шум, моделирующий сокращения
гортани/смыкание голосовых связок. Далее смоделированный
сигнал обрабатывается цифровым фильтром, где каждый коэффициент фильтра отображает размер цилиндра. В системе GSM
используются восемь цилиндров и, соответственно, должны генерироваться восемь моделирующих коэффициентов.
Далее применяются дополнительные методы для повышения качество кодируемой речи (метод регулярного импульсного
возбуждения, RPE и метод долговременного предсказания, LTP).
Их применение позволяет получить результирующее качество
кодируемой речи, почти эквивалентное результатам работы
АЦП.
Следует отметить, что речевой кодер оперирует не с единичными отсчетами, а фрагментами речи (блоками) продолжительностью 20 мс (160 отсчетов). Эти блоки на выходе представлены 76 коэффициентами модели речи (в сумме 260 бит), за счет
чего скорость передачи в канал GSM уменьшается до 13 Кбит/с.
Используемый кодером режим прерывистой передачи позволяет отключать передачу во время пауз между словами. Такой
подход позволяет уменьшить мощность, потребляемую передатчиком, и увеличить полную емкость GSM-системы.
Детектор голоса позволяет выделять речь из шумового
фона и в игнорировании шума без речи. Входным массивом для
детектора голоса является набор параметров, вычисленных речевым кодером. Детектор голоса использует эту информацию для
принятия решения: содержит или не содержит речь каждый блок
по 20 мс, поступающий на кодер.
Генератор «комфортного» шума встраивается в тракт приема, но с учетом характеристик передачи. «Комфортный» шум
вырабатывается во время паузы, когда детектор речи выключает
199
передатчик; этот шум подобен по амплитуде и спектру фоновому
шуму в передатчике. Цель генерации «комфортного шума» состоит в подавлении неприятного эффекта переключения между
речью на фоне шума и тишиной.
Когда задействован генератор комфортного шума, каждый
передаваемый голосовой блок перед отключением передатчика
сопровождается блоком данных, описывающих параметры шумового фона. Этот блок данных служит маркером окончания передачи речи для приемной стороны. Он содержит характерные
параметры фонового шума в передатчике, например, информацию о спектре, полученную с помощью линейного прогнозирующего кодирования.
Для обнаружения и коррекции ошибок в приемнике, управляющий процессор абонентского устройства (на схеме не показан) добавляет в поток данных служебные биты, за счет чего выходная скорость увеличивается до 22,8 Кбит/с.
Биты в пределах одного блока равномерно перемешиваются со служебными битами псевдослучайным образом, повышая тем самым помехоустойчивость системы. После формирования последовательности бит для передачи осуществляется преобразование частоты несущей, модуляция в приемо–передающем
контуре, усиление и передача сигнала в радиоэфир на требуемой
частоте. При приеме последовательность действий осуществляется в обратно порядке.
10.4 Основные выводы по главе 10
1. Принципы построения и схемотехника технических
средств абонентских устройств основаны на программно-управляемой обработке, кодировании видео-, аудиоинформации пользователей и передаче данных (SMS, текстовый чат, ICQ). Эта обработка и кодирование в большинстве случаев происходит с помощью специализированных аппаратных средств.
2. Практически все современные абонентские средства инфокоммуникационных технологий поддерживают стек протоколов TCP/IP для передачи пакетов по вычислительным сетям и сетям связи.
200
3. Абонентские средства связи (смартфоны, планшетные
компьютеры, радиотелефоны) аппаратно и(или) программно поддерживают семейство существующих протоколов сетей доступа,
ориентированных на высокоскоростную передачу информации с
обычных металлических кабелей связи и/или с помощью радиотехнологий.
10.5 Вопросы для самоконтроля по главе 10
1. Для каких целей применяются абонентские устройства?
2. В чем особенность микропроцессорных комплектов абонентских устройств?
3. Для решения каких задач применяется микропроцессор
в цифровом телефонном аппарате?
4. В чём особенность конструкции «систем–на–кристалле», SoC?
5. Для чего используется генератор «комфортного шума»?
6. Для чего в составе телефона GSM используется генератор DTMF?
7. С какой целью в схеме телефона GSM применятся детектор голоса VAD?
201
Глава 11 Аппаратные средства телекоммуникационных систем следующего поколения
11.1 Архитектура телекоммуникационных систем следующего поколения
Сеть следующего поколения ССП или NGN (Next
Generation Network) – сеть на базе коммутации пакетов, которая
способна предоставлять услуги электросвязи, в том числе широкополосные инфокоммуникационные услуги, обеспечивая при
этом требуемое качество обслуживания, и в которой функции
услуг и приложений отделены от функций переноса сигнала электросвязи (функции сети).
Сеть NGN обеспечивает свободный доступ для пользователей, по их выбору, к сетям и к конкурирующим поставщикам
услуг связи. Сеть NGN также поддерживает обобщенную мобильность пользователей, когда абонент может пользоваться и
управлять услугами, независимо от технологии доступа и типа
используемого терминала со свободным переходом от одного
провайдера услуг (оператора связи) к другому.
Сеть NGN строится как сеть компонентного построения,
где связь между компонентами осуществляется по открытым интерфейсам.
К особенностям сетей NGN относятся:
 наличие клиентской (пользовательской) и серверной части, а также управление всеми ресурсами, включая клиентские;
 поддержка разнообразных протоколов и многосвязное
взаимодействие (в отличие от наиболее распространенного сейчас взаимодействия «точка-точка»);
 возможность использования сложной многоуровневой
адресации;
 выполнение требований к мобильности и гарантиям качества услуг;
 многообразие схем идентификации пользователей, которые могут быть обеспечены при помощи IP-адресации при маршрутизации в IP-сетях;
202
 конвергенция услуг мобильных и фиксированных сетей
связи.
Для оператора преимущества NGN заключаются в следующем:
 построение одной универсальной сети для оказания различных услуг;
 повышение среднего дохода с абонента за счет оказания
дополнительных мультимедийных услуг;
 оптимальное распределение полосы пропускания для интеграции различных видов трафика;
 быстрое внедрение новых услуг и приложений с различным требованием к объему передаваемой информации и качеству
ее передачи.
Для пользователя преимущества NGN заключаются в следующем:
 абстрагирование от технологий реализации услуг электросвязи (принцип черного ящика);
 гибкое получение необходимого набора, объема и качества услуг;
 мобильность получения услуг.
Поскольку в NGN, имеется разделение функций услуг от
функций переноса информации то следует говорить о распределенной архитектуре, в которой связь между компонентами осуществляется исключительно через открытые интерфейсы. В архитектуре NGN присутствует некоторый элемент управления, который может называться гибким коммутатором (softswitch).
Согласно Рекомендации МСЭ-Т Y.2011 базовая архитектура сетей NGN включает 4 основных функциональных уровня
(рис 11.1):
 уровень доступа A (Aсcess), содержащий сеть доступа к
транспортной пакетной сети, обеспечивает доступ пользователям
к ресурсам сети;
 транспортный уровень T (transport), включающий транспортную сеть, построенную на базе протоколов пакетной коммутации, представляет собой основной ресурс сети, обеспечивающий передачу информации от пользователя к пользователю;
203
 уровень управления вызовами С(control), включает совокупность функций по управлению всеми процессами в телекоммуникационной сети, основанную на применении технологии
компьютерной телефонии и Softswitch;
 уровень услуг и эксплуатационного управления S
(service) – содержит логику выполнения услуг и/или приложений
и управляет этими услугами, имеет открытые интерфейсы для использования сторонними организациями. Здесь сконцентрирована полезная нагрузка сети в виде услуг по доступу пользователей к информации.
Уровень услуг
Уровень управления
Транспортный уровень
Уровень доступа
Пользователи услуг сети NGN
Рис. 11.1 – Базовая архитектура сети NGN
Для сети NGN реализована новая система управления вызовами, которая в совокупности представляет собой масштабируемый программно-аппаратный комплекс, построенный в соответствии с концепцией Softswitch (см. рис. 11.2).
Softswitch (программный коммутатор, гибкий коммутатор) определяется как носитель интеллектуальных возможностей сети, который координирует управление обслуживанием вызовов, сигнализацию и функции, обеспечивающие установление
соединения через одну или несколько сетей.
В схеме на рис. 11.2 вместо узла телефонной связи представлена архитектура, основанная отдельных компонентах, связанных между собой открытыми интерфейсами. Центральным
204
элементом этой архитектуры является узел управления вызовами, который часто называется контроллером медиашлюзов
(MGC). Для связи с различными внешними сетями используется
шлюзовое оборудование сопряжения с сетями с коммутацией пакетов, сетями с коммутацией каналов, сетями сигнализации.
Один Softswitch, как правило, управляет одновременно несколькими транспортными шлюзами. В сети может присутствовать несколько Softswitch, которые связаны между собой по протоколу SIP (возможно также по протоколу H.323 или протоколу
BICC) и согласованно управляют шлюзами, участвующими в соединении.
Рис. 11.2 – Управление вызовами в сети NGN
Для того, чтобы обеспечить взаимодействие транспортного
шлюза и Softswitch учетом принципа декомпозиции, шлюз разбивается на следующие функциональные блоки:
 Транспортный шлюз Media Gaeway, MG – выполняет
функции преобразования пользовательской информации между
разными транспортными сетями и/или разными типами мультимедийных данных. В частности, преобразует речевую информацию, поступающую со стороны ТфОП, в вид, пригодный для пе-
205
редачи по сетям с коммутацией пакетов, т.е. кодирует и упаковывает в пакеты RTP/UDP/IP речевую информацию, а также производит обратное преобразование.
 Шлюз доступа, Access Gateway, AG – предназначен для
подключения к softswitch учрежденческих АТС, аналоговых модемов и телефонных аппаратов, линий xDSL, транспортных
шлюзов для мобильной сети радиодоступа стандарта GSM/3G
(RAN), а также средств интегрированного абонентского доступа
IAD (Integrated Access Devices).
 Устройство управления шлюзом (контроллер медиа–
шлюзов), Media Gateway Controller, MGC – как уже отмечалось,
обеспечивает управление вызовами пользователей и функции
управления шлюзом.
 Шлюз сигнализации Signaling Gateway, SG – обеспечивает преобразование сигнальной информации между разными
транспортными уровнями. В частности, обеспечивает доставку
сигнальной информации, поступающей со стороны ТфОП к
MGC, выполняет перенос сигнальной информации в обратном
направлении, в частности выполняет функции транзитного
пункта системы сигнализации по общему каналу ОКС7.
 Конвертер протокола инициализации сессий SIP (Session
initialization protocol, proxy) – реализует функции взаимодействия
устройств, входящих в состав гибкого коммутатора с устройствами, работающими по протоколу SIP
 Шлюз взаимодействия, Interworking Gateway, IGT – обеспечивает взаимодействие различных протоколов сигнализации
на одном транспортном уровне, в том числе совместимость протоколов IP v4 и IP v6.
Оборудование, реализующее функции гибкого коммутатора,
представляет собой масштабируемый программно-аппаратный комплекс, построенный в соответствии с архитектурной концепцией
Softswitch. Базовая архитектура Softswitch предусматривала разделение на два слоя: слой управления сетью, где размещались
устройства с функциями контроллера медиашлюзов, медиашлюза и слой управления услугами с серверами AAA и серве-
206
XM
L
рами приложения. Общая схема взаимодействия Softswitch с другими компонентами сети NGN, в частности оборудованием
H.323. и SIP, соответствующие протоколы, показаны на рис.11.3.
К оборудованию Softswitch могут подключаться:
 аналоговый телефонный аппарат;
 персональный компьютер, оснащенный соответствующими средствами;
 специализированный абонентский терминал (IP-телефон, смартфон, терминал по протоколу H.323);
 учрежденческо–производственная АТС;
 интегрированное устройство доступа абонента IAD.
H
H .32
.2 3
48
Si
H gtr
.2 a
48 n
Рис. 11.3 – Обобщенная схема взаимодействия Softswitch и
других элементов сети NGN
207
Оборудование Softswitch может применяться на ЕСЭ РФ в
качестве:
 узлов связи городских и сельских телефонных сетей связи;
 узлов связи междугородных телефонных сетей связи;
 узлов сетей с коммутацией пакетов для передачи мультимедийных данных;
 узлов сетей для передачи речи по протоколу IP (IP–телефония)
и SIP;
 оборудования для построения интеллектуальных сетей связи;
 оборудования для построения узлов телематических служб –
сервер электронной почты, сервер электронной коммерции, портал
мультимедийных услуг, сервер IP TV и так далее.
Один из вариантов построения Softswitch заключается в
разделении его на два сервера – сервер устройств (Device Server),
отвечающий за взаимодействие с внешними устройствами, и сервер обслуживания вызовов (Call Server), выполняющий все функции установления, контроля и разрыва соединения.
В других реализациях эти функции не разделяются. Компонентный подход позволяет выделить отдельный сервер для
управления установлением соединения, отдельный сервер – для
приложений и услуг, отдельный сервер – для биллинга, а вместе
эти сервера функционируют как Softswitch. Ещё один вариант –
объединение функций интегрированного узла услуг, шлюза сигнализации и сервера управления обслуживанием вызовов на одном физическом комплексе оборудования.
Недостатком softswitch является многообразие оборудования, которое порождает проблему его совместимости.
Некоторые производители оборудования предоставляют
фирменные системы управления сетью, которые не всегда корректно и полноценно работают с оборудованием сторонних поставщиков при его интеграции в сеть оператора, поскольку имеются отличия не только в реализации, но и в функциональности
многих систем.
208
11.2 Аппаратные средства устройств NGN
Рассмотрим аппаратные средства NGN на примере коммуникационной платформы U-SYS компании Huawei Technologies
Co., Ltd (Китайская Народная Республика), которую может использоваться на соответствующих уровнях сети следующего поколения NGN (рис. 11.4).
Рис. 11.4 – Распределение компонентов платформы
U-SYS по уровням сети NGN
На уровне доступа NGN используется следующее оборудование:
1. Интегрированный медиашлюз
доступа
UA5000
(Universal Аccess) - обеспечивает практически все типы абонентского доступа с использованием как стандартной (64 кбит/с), так
и широкой полосы пропускания. Многообразие поддерживаемых
интерфейсов позволяет использовать оборудование для построения узлов доступа как в ТфОП, в качестве модуля сети абонентского доступа, так и в составе сетей NGN.
209
Оборудование UA5000 можно монтировать в стативах разных типов в зависимости от требований к монтажу и условий эксплуатации. В интегрированном стативе ONU собраны все необходимые функции: электропитание, мониторинг параметров
окружающей среды, подвод кабелей и т.д.
Шлюзы выпускаются в станционном и наружном исполнении (рис. 11.5). Оборудование наружного исполнения полностью
оборудовано всей необходимой инфраструктурой, а именно: системой электропитания, аккумуляторами, кроссовым оборудованием и интеллектуальной системой контроля климата, позволяющей поддерживать необходимые шлюзу параметры окружающей
среды вне зависимости от внешних погодных условий.
Рис. 11.5 – Шкафы шлюзов UA5000 наружного исполнения
Универсальный шлюз доступа UMG8900 (Universal Media
Gateway) – это шлюз операторского класса большой емкости. Он
поддерживает взаимодействие между различными сетями с канальной и пакетной коммутацией и обеспечивает функцию преобразования форматов потоков данных различных услуг. Кроме
того, UMG8900 может служить шлюзом соединительных линий
210
TG (Trunk Gateway), шлюзом доступа AG (Access Gateway), а
также поддерживает функцию встроенного шлюза сигнализации
SG (Signalling Gateway). Устройство UMG8900 использует широкополосную пакетную коммутацию и коммутацию каналов, поэтому оно может обслуживать узкополосные голосовые вызовы,
передачу данных и мультимедийные услуги. Структурная схема
UMG8900 приведена на рис. 11.6.
Рис. 11.6 – Структурная схема универсального шлюза UMG8900
Шлюз состоит из двух основных функциональных модулей:
1) сервисный коммутационный модуль SSM (Service
Switching Module) – выполняет коммутацию и преобразование
форматов медиа и сигнальной информации, реализует функции
транзитного шлюза TG или коммутатора в сети NGN;
2) модуль абонентского доступа UAM (User Access Module) – обеспечивает интегрированный доступ для узкополосных и
широкополосных услуг и реализует функции шлюза доступа.
В состав модуля SSM могут входить следующие функциональные блоки:
 блок интерфейсов TDM для подключения соединительных линий сетей с канальной коммутацией (ТфОП, ISDN, сотовых) с поддержкой интерфейсов Е1, V5, BRI, PRI и систем сигнализации ОКС№7, DSS1, R2;
211
 блок пакетных интерфейсов для взаимодействия с сетью
NGN с поддержкой интерфейсов FE, GE, POS (Packet over SDH)
и технологий АТМ и инверсного мультиплексирования для АТМ
IMA (Inverse Multiplexing for ATM);
 коммутатор TDM – для реализации функций канальной
коммутации медиаинформации;
 пакетный коммутатор – для реализации функций пакетной коммутации медиаинформации;
 сигнальный шлюз SG – для согласования сигнализации
сетей TDM и NGN;
 блок управления – для управления работой всех блоков
шлюза и взаимодействия с гибким коммутатором с поддержкой
интерфейса FE и протокола сигнализации Н.248;
 блок речевых ресурсов VoIP – для реализации голосовых
функций (речевое перекодирование, эхозаграждение, выдача голосовых сообщений, рализация конференцсвязи, прием и передача цифр тонального набора DTMF);
 блок эксплуатации и техобслуживания ОМ (Operation
and Maintenance) – для реализации функций локального и удаленного техобслуживания и администрирования.
В состав UMG8900, реализующего функции шлюза доступа AG, входит также модуль UAM, содержащий абонентские
кассеты (Subscriber Frame), предназначенные для резидентного
подключения абонентских линий сетей ТфОП или ISDN (через
базовый интерфейс BRI).
На уровне управления пакетной коммутацией может использоваться гибкий коммутатор SoftX3000 – предназначен для
управления различным оборудованием в сети NGN. К нему через
сеть IP подключаются транспортные шлюзы UMG8900, устройства интегрированного доступа IAD и непосредственно абонентские терминалы, работающие по протоколам Н.323 и SIP. Имеется модификация гибкого коммутатора для мобильной сети
MSoftX3000, который предназначен для управления оборудованием и вызовами в сети мобильной связи. Аппаратно он одинаков
с SoftX3000, отличается только поддерживаемыми протоколами.
Система SoftX3000 полностью совместима со всеми сервисными функциями станций ТфОП и поддерживает множество
212
протоколов сетей с пакетной и канальной коммутацией, в частности, MGCP, MEGACO/H.248, SIP, H.323, ОКС№7, V5, DSS1 и др.
К оборудованию SoftX3000 через медиашлюзы или непосредственно через сеть IP могут подключаться традиционные телефонные терминалы ТфОП, терминалы ISDN, пакетные терминалы MGCP, пакетные терминалы H.248, пакетные терминалы
SIP и пакетные терминалы H.323. Следовательно, SoftX3000 может использоваться в качестве мультимедийной оконечной станции. Коммутатор поддерживает «черный» и «белый» списки,
аутентификацию вызовов, перехват вызовов и другие услуги.
Пограничные контроллеры сессий SessionEngine серии
2000 (SE2200 и SE2300) – устанавливаются на границе IP сетей,
позволяя строить сети с сервис-ориентированным интеллектом, а
также гарантируя сетевую безопасность и качество QoS.
Платформой аппаратных средств системы SoftX3000 является платформа архитектуры телекоммуникационных систем на
основе открытых стандартов OSTA (Open Standards Telecom
Architecture). Платформа содержит шину разделения ресурсов и
шину Ethernet и обеспечивает универсальность и высокую надежность системы SoftX3000. Данная платформа служит для обмена
пакетами данных переменной длины. Платформа имеет модульную структуру с перекрытиями, что позволяет удовлетворить
требования к плавному расширению системы путем добавления
полок обработки (от 1 до 18) с использованием стандартных блоков (полки соединяются между собой через коммутатор LAN).
Схема связи аппаратных средств SoftX3000 показана на рис. 6.5.
Конструктивно оборудование SoftX3000 размещается в
шкафах N68-22, соответствующих стандарту IEC297. Размеры
шкафа - 2200×600×800 мм. Доступная высота шкафа – 46 U (1U
= 44,45 мм). При полной комплектации требуется 5 шкафов. Потребляемая мощность шкафов – менее 12 кВт. На рисунке 11.7
приведен внешний вид кассеты SoftX3000 и размещение кассет в
стативе.
Кроме этого они обеспечивают прохождение сигнальных и
медиа-потоков с использованием функций NAT и firewall. Контроллеры SessionEngine2000 обеспечивают также взаимодействие между различными сетями NGN и могут использоваться в
качестве модуля C-BGF в архитектуре IMS.
213
Соединения между аппаратными компонентами U-SYS показаны на рис. 11.7.
FE В биллинговый центр
FE
Полка 0
FE
Активный iGWB
В биллинговый центр
Коммутатор LAN 0
Полка 1
GE
Резервный iGWB
Коммутатор LAN 1
BAM
Полка 2
Система O&M
В центр
управления
сетью
Концентратор
Полка 17
WS
Главная система
WS
WS
Рис. 11.7 – Схема связи аппаратных средств SoftX3000
К уровню приложений концепции NGN относится следующее оборудование платформы U-SYS.
Сервер медиаресурсов MRS6100 (Media Resource Server) служит для выполнения функций обработки медиаресурсов в основных и дополнительных услугах. К таким функциям относятся
выдача записанных речевых сообщений пользователю («Линия
перегружена», «Абонент не доступен» и т.д.), предоставление
услуги конференц-связи, услуги интерактивного автоответчика
IVR (Interactive Voice Response), услуги усовершенствованных
тональных сигналов. Сервер MRS используется в крупных сетях
NGN (масштаба страны). В небольших сетях функции сервера
MRS могут выполнять специальные платы медиаресурсов, устанавливаемые в гибкий коммутатор (плата MRCx) или в шлюз
UMG8900 (плата МЕСх).
214
Интегрированная система поддержки эксплуатации iOSS,
содержащая систему управления сетью iManager N2000 NMS
(Network Management System) для централизованного управления сетевыми элементами NGN.
Сервер приложений APP Server (Application Server) - используется для создания и управления логикой различных услуг с добавленной стоимостью и услуг интеллектуальной сети.
11.3 Основные выводы по главе 11
1. Softswitch определяется как носитель интеллектуальных
возможностей сети, который координирует управление обслуживанием вызовов, сигнализацию и установление соединения через
одну или несколько сетей.
2. В сети может присутствовать несколько Softswitch, которые связаны между собой по протоколам SIP или H.323 и согласованно управляют шлюзами, участвующими в соединении.
3. В архитектуре гибкого коммутатора применяются аппаратные средства, соответствующие аппаратным средствам ЛВС и
вычислительной техники.
11.4 Вопросы для самоконтроля по главе 11
1. Какие функции выполняют аппаратные средства
Softswitch в составе NGN?
2. Каковы функции аппаратных средств интерфейсов
шлюза доступа?
3. Для чего в составе аппаратных средств универсального
медиашлюза есть пакетный коммутатор?
4. На основе каких аппаратных средств можно изготовить
медиа-сервер?
5. В какой компоновке поставляются аппаратные средства
гибкого программного коммутатора?
215
Глава 12 Управление и расчет параметров конфигурации
аппаратных средств
12.1 Управление конфигурацией аппаратных средств телекоммуникационных систем
С учётом положений ГОСТ Р ИСО 10007–2007 можно
определить, что конфигурация в телекоммуникациях – это взаимосвязанные функциональные и физические характеристики телекоммуникационного ресурса, которые установлены требованиями к проектированию, верификации, эксплуатации этих ресурсов. Телекоммуникационные ресурсы, согласно Рекомендации
МСЭ-Т, М.3100, по своей природе разделяются на физические и
логические.
К физическим ресурсам относится оборудование сетей, линий, средств и сооружений связи; к логическим ресурсам, как
правило, относится программное обеспечение, которое применяется в электросвязи. Однако, с учетом развития средств и систем
связи, к логическим ресурсам также можно отнести используемое
адресное пространство, системы нумерации и идентификации
пользователей услуг связи. Общая взаимосвязь между физическими и логическими ресурсами показана на рис. 12.1.
Информационная составляющая процесса управления конфигурацией включает необходимое информационное обеспечение процессов, включая кодификаторы и идентификаторы, информационную модель, процедуры обработки данных, форматы
и наборы данных, содержание и последовательность обмена
управляющей информацией.
Управленческая составляющая описываемого процесса
предполагает описание характера воздействия на объект управления для реализации соответствующей функции управления, в
особенности, если данная функция задается в виде правила.
Для упорядочения описания объектов управления и элементов конфигурации предложено определенное функциональное распределение объектов учёта.
216
Рис. 12.1 – Взаимосвязь между аппаратными средствами и
логическими ресурсами в NGN
217
В частности, с учётом положений концепции TMN, предлагаются следующие группы элементов конфигурации оборудования оптических сетей связи:
 сеть связи в целом;
 транспортная сеть;
 канал связи;
 средство связи.
Данное разбиение в принципе соответствует концепции
управления TMN, где объектом управления является сетевой элемент. Сетевой элемент является ключевым компонентом сети, он
связан каналами и трактами с другими сетевыми элементами. Таким образом, базовые средства связи могут быть достаточно
полно описаны на основе рассматриваемой модели TMN. Сетевой элемент обладает параметрами конфигурации.
Под параметром конфигурации понимается существенная характеристика сетевого элемента, наличие и значение которой необходимо для оказания услуг связи с требуемым качеством. Например, к параметрам конфигурации сетевых элементов можно отнести абонентскую ёмкость сети связи, количество
узлов коммутации на сети, количество портов узла коммутации,
топологию абонентской сети доступа, границы зоны радиопокрытия, мощность радиопередатчика и др. К параметрам конфигурации также относится ёмкость системы нумерации, используемые виды и параметры маршрутизации, версии программного
обеспечения.
Контроль конфигурации осуществляется прежде всего за
изменением (увеличением, уменьшением) состава сети связи и её
элементов, за местом расположения элементов сети, за изменением версии и состава программного обеспечения и др. Целью
управления конфигурацией является формирование конфигурации с такими значениями параметров, при которых пользователю
предоставляются услуги связи с качеством, не хуже принятого
для данного вида услуг.
Одним из важнейших свойств конфигурации является возможность её адаптации. Под адаптацией конфигурации в телекоммуникациях, понимается процесс целенаправленного изменения значения параметров конфигурации телекоммуникационных
218
ресурсов в их системном единстве для достижения цели управления конфигурацией. Адаптация осуществляется в соответствии с
определенными критериями, которые определяются с учётом характера, информационного содержания и способа предоставления необходимой пользователю услуги.
Можно выделить стратегический, тактический и оперативный уровни контроля и управления конфигурацией.
На стратегическом уровне контроля и управления конфигурацией определяется необходимость создания или модернизации телекоммуникационного ресурса, например, местоположение узлов связи, прокладка трасс кабельной канализации, плановая мощность сети и узлов, выделение и назначение радиочастотного ресурса, РЧС, правила и порядок доступа к РЧС и прочее.
На тактическом уровне определяется, к примеру, количество и
мощность оборудования на узлах связи. На оперативном уровне
осуществляется настройка и адаптация параметров оборудования
систем, сетей и устройств связи для обслуживания пользователей
с требуемым качеством.
В зависимости от вида ресурса и стадии его жизненного
цикла параметры контроля и управления конфигурацией могут
изменяться. Например, на стадии эксплуатации проводится
настройка значений параметров, например, гарантированной скорости передачи, приоритетов пользователей, ограничений по доступу в сеть. На стадии верификации проводится установление
действующих значений параметров и их сравнение с проектными
либо ранее заданными значениями.
Особо следует отметить установку значений параметров,
характеризующих качество обслуживания, что особенно важно в
сетях с пакетной коммутацией. К таким параметрам относятся
доступность сети, задержка пакетов, джиттер, потери пакетов, непрерывность сеанса связи. Указанные параметры, применительно к задачам обеспечения качества связи можно рассматривать как параметры состояний, характеризующие соответствие
объекта, в том числе его конфигурации, паспортным данным или
установленным требованиям по качеству.
Задачи классификации, идентификации, сбора, хранения и
предоставления данных о сетевых элементах и телекоммуника-
219
ционных ресурсах решаются вместе с задачей контроля соответствия конфигурации. При принятии решений об изменении конфигурации проводится исследование параметров телекоммуникационных ресурсов на предмет обеспечения требуемого качества услуг и соответствия техническим возможностям организации связи. В результате анализа определяется необходимость,
способы и методы изменения текущей конфигурации для достижения цели управления конфигурацией.
Решение задачи синтеза различных конфигураций может
осуществляться, например, с помощью комбинаторных оптимизационных моделей. Внесение изменений в действующую конфигурацию осуществляется согласно нормам, правилам, регламентам технического обслуживания и эксплуатации телекоммуникационных ресурсов.
В целом под реконфигурируемыми системами связи следует понимать системы связи, чьи взаимосвязанные функциональные и физические характеристики могут быть временно и обратимо изменены в процессе использования по назначению. Под
системой связи в данном случае понимается упорядоченная совокупность методов, правил, протоколов технических и программных средств в их взаимосвязи и взаимодействии, обеспечивающих передачу электронного сообщения от источника к получателю.
Под техническим учётом (ТУ) понимается систематическая деятельность оператора связи по сбору, хранению, обработке и предоставлению данных, характеризующих состав, конструкцию, размещение и взаимосвязи идентифицируемых сетей,
средств и сооружений связи (см. рис. 12.2).
В сферу технического учёта может включаться оборудование и аппаратура, обеспечивающая функционирование средств
связи, например, аппаратура электропитания, климатехнические
установки, силовые электрокабели.
Предполагается, что данные объекты учитываются по правилам ТУ для сетей, средств и сооружений связи.
220
Рис. 12.2 – Технический учёт ресурсов в системе оперативно-технического управления оператора связи
С учётом положений действующего законодательства и
приведенных нормативно-правовых актов, под паспортизацией
понимается совокупность информационно-технологических процессов (ИТ–процессов), необходимых для документирования информации о наименовании, кодовом обозначении, составе, значении параметров учёта объекта, его взаимосвязи с другими объектами при использовании объекта по назначению.
Паспортизация осуществляется прежде всего для идентификации и прослеживаемости функциональных и эксплуатационных свойств, характеристик, физического местоположения и сведений о собственнике/эксплуататоре объекта учёта.
221
Например, в техническом паспорте линейно-кабельных сооружений связи, имеется графа/поле для кадастрового номера,
инвентарного номера, указывается наименование собственника
объекта недвижимости т.е. по сути – сооружений связи в виде
ЛКС.
Пользователями системы технического учёта являются
подразделения оператора связи, связанные с основной деятельностью, технической эксплуатацией и управлением услугами связи.
Пользователи системы получают доступ к функциям и к информации системы в соответствии с делегированными им правами.
Автоматизированная система технического учёта и паспортизации взаимодействует с другими внешними системами оператора связи, которые показаны на рис. 12.3.
Рис. 12.3 – Функциональные компоненты автоматизированной системы технического учёта и паспортизации
Рассмотрим далее содержательное описание каждой
функциональной компоненты на рис. 12.3.
Компонент «Система идентификации и кодирования,
нормативно-справочная информация» – представляет собой
перечень источников входных данных для АСТУП с указанием
222
формата входных данных; содержит описание применяемых методов классификации объектов технического учёта и описание
методов кодирования объектов в рамках разработанной классификации а также сами классификаторы и коды классификации;.
Компонент «Схемы сетей, проводок, кроссов и сооружений» представляет собой графическую или буквенно-цифровая
информацию (список, таблица), отображающую физические, логические и функциональные взаимосвязи элементов, входящие в
систему технического учёта. Графически на схемах организации
сети, на схемах проводок, планах кроссов, на планах оконечного
кабельного оборудования показываются способы соединения
элементов, а при необходимости – схемы организаций направлений связи. В случае отсутствия возможностей привести схемы
данные по сетям и подключениям можно представлять в виде
таблиц, иных условных обозначений. Графические данные дополняются текстовым описанием соответствующих объектов,
например – расписание кроссов. В текстовом описании также
присутствует информация о паспортных характеристиках сооружений в том числе ёмкости, количестве и проводности стыков/точек подключения.
Компонент «Планы размещения оборудования, расписание стативов» – представляет собой графическую или буквенно-цифровую информацию (список, таблица), касающуюся
пространственного размещения монтируемых элементов в стативах, телекоммуникационных шкафах, полках, блоках, контейнерах, сооружениях связи. На схемах сооружений показываются
условные обозначения, а при необходимости (и возможности) –
разрезы, архитектурны планы соответствующих сооружений.
Сюда же относится описание размещения/трасс прокладки кабелей связи в телефонной канализации (линейно-кабельных сооружениях связи), размещение антенн радиопередающих установок
или базовых станций, монтажные рамки в кроссах. Особо следует
выделить планы размещения оборудования в автозале, т.к. это
важно в части расширения и технического перевооружения
средств связи. Потому на планах размещения оборудования целесообразно соблюдение масштаба для уточнения действительных физических размеров помещений.
223
Компонент «Учёт монтируемых устройств и иного оборудования» – представляет собой описание объектов технического учёта с детализацией до единиц технического учёта в их
взаимосвязи и взаимозависимости, прежде всего отношений на
уровне вложения, т.е. какой объект (единица технического учёта)
является составной частью другого объекта. Здесь детально описываются все учитываемые физические ресурсы, включая различные типы кабелей связи, параметры сооружений связи, стативов, плат. На основе данных перечисленных компонент разрабатываются схемы сетей, проволок и планы размещения оборудования.
12.2 Синтез конфигурации аппаратных средств узла связи
Потенциальная конфигурация аппаратных средств узла тетелекоммуникаций (узла связи) может рассматриваться как неориентированный или ориентированный граф вида
G=(V,E),
где
V – это набор потенциальных мест расположения узла;
Е – это набор доступных каналов связи.
Чтобы выполнить требования к оборудованию в виде емкости (количестве и скорости передачи) соответствующих каналов
связи, рассмотрим узел совокупность интерфейсных карт и проектируемых каналов связи для работы с существующими емкостями/пропускной способностью портов, доступных для каналов
связи, как это показано на схеме рисунке 12.6.
Рис. 12.4 – Схема синтеза аппаратных средств узла связи
224
Для каждого отдельного узла v Є V, приведено множество
D(v) из доступных проектируемых узлов, из которых может быть
выбрано не более одного проектируемого канала.
Ключевыми свойствами проектирования узла d Є D(v) явd
ляется их максимальная емкость коммутации C Є Z+, тип подd
держиваемых модулей M(v) Є Z+ и число S Є Z+ слотов доступных для установки модулей в проектируемом узле.
Рис. 12.4 показывает синтезируемый узел, имеющий 8 слотов, 6 из которых уже заняты. Есть возможность установить несколько модулей в проектируемый узел. Для каждого модуля m
d, m
Є M(v), однако, не больше чем M , Є Z+ доступны при проектировании узла d Є D(v).
m
Каждый установленный модуль m Є M(v) занимает S Є Z+
слотов; сумма требований к слоту всех модулей, устанавливаемых в проектируемом узле d Є D(v) не должна превышать Sd.
i,m
Каждый модуль m предоставляет I Є Z+ интерфейсов типа
i Є I , где I – это множество всех интерфейсов. Данные интерфейсы позволяют совместить проектирование каналов с заданным узлом. Интерфейсы, представленные на рис. 12.4, имеют
обозначения «□», «Δ» и «○».
Для каждого канала связи в отдельности e Є E приведено
множество доступных каналов связи, из которых может быть выбрано не более одного проектируемого канала.
Проектируемый канал связи l Є L(e) определяется по своей
(полезной нагрузке) емкости Сl Є Z+ и для каждого интерфейса i
Є I, количество Ii,l интерфейсов требуется на обоих конечных узлах канала связи.
Каждый порт/интерфейс имеет предустановленный канал
связи le , который является постоянным и не может быть убран,
но может быть пустым, не несущим никакой емкости. Рисунок
12.6 показывает проектирование канала связи, требующего
только одного интерфейса типа ○.
225
Пусть переменная xd,v Є {0,1} для всех v Є V и всех проектируемых узлов d Є D(v). С помощью неотрицательных целых переменных xm,v Є Z+ определим количество модулей m Є M(v),
установленных на v. Переменная xl,e Є {0,1} для всех e Є E и всех
проектируемых каналов связи l Є L(e).
Тогда проблема выбора топологии, включающей проектирование узла и канала связи, может быть изложена в следующем
виде:

dD ( v)

lL ( e )
xd ,v  1 v V
(12.1)
xl ,e  1 e  E
(12.2)
Неравенства (12.1) и (12.2) показывают, что должно быть
выбрано не более одной схемы для каждого узла и канала связи,
соответственно; топология состоит из этих элементов графа, где
естественно выбрана одна схема.
(I


i ,le

e ( v )
I
i ,l
lL ( e)
xl ,e ) 

mM ( v )
I i ,m xm,v  0 v V i  I
(12.3)
где

I


 
e ( )
i ,l e


I
i , l.
l L ( e )

xl , e 

– суммируется существующие и проек-
тируемые интерфейсы и каналы связи.
 I i ,m x m , x – сумма всех интерфейсов, предоставляемая
m  M ( )
проектируемыми и существующими модулями.
Разность (12.3) должна быть меньше либо равна нулю, т.к.
общая сумма доступных интерфейсов не может быть меньше
проектируемой.
(С


e ( v )
l ,e

C
lL ( e )
l
xl ,e ) 

d D ( v )
где:
226
C d xd ,v  0 v V
(12.4)


 – сумма проектируемой и суще
e ( ) 
lL ( e )

ствующей нагрузки (пропускной способности) проектируемого и
существующего канала, соответственно;
C


 
С
d D ( )
d
l ,e

C x
l
l ,e
xd , – максимальная емкость (пропускная способ-
ность) узла d.
Выполнение неравенств (12.3) и (12.4) гарантируют для
каждого узла доступность достаточного количества интерфейсов
каждого типа. В результате коммутационная емкость выбранного
проектируемого узла является достаточной для включения проектируемых смежных каналов связи.
При этом проектируемая нагрузка не может превышать доступную емкость узла:
(12.5)

m M ( v )
S m xm ,v 

d D (v )
S d x d ,v  0
v V
В неравенстве (12.5) из количества занимаемых слотов проектируемым
S
d D ( )
S
модулем
m
mM ( )
d
xm, вычитается
количество
xd , доступных слотов для установки модулей.
Очевидно, что количество проектируемых слотов не может
быть больше доступных в каждом узле, т.е.:
xm ,v 

dD ( v )
M d ,m xd ,v  0 v V m  M ( v ) (12.6)
В неравенстве (12.6) выражение x m , 
M
d  D ( )
d ,m
x d ,  0
показывает, что количество модулей m, установленных на узле v,
не может быть больше допустимого числа устанавливаемых модулей.
В итоге, выполнение неравенств (12.5) и (12.6) гарантируют для каждого узла, что выбранный (проектируемый) узел
обеспечивает требуемое количество слотов и что максимальное
количество доступных модулей не превышено.
227
12.3 Модель для оценки параметров аппаратных средств
сетевого процессора
Рассмотрим аналитическую модель для оценки параметров
идеальной процессорной системы на основе сетевого процессора,
выполненного на одном кристалле. Рассчитываемые параметры
содержат количество процессоров на каждом кристалле, характеристики многопоточного режима работы процессора, объём кэш
памяти, Модель позволяет оптимально сконфигурировать сетевой процессор. При расчете учитывается, что для обеспечения
высокой пропускной способности сети, используются два параллельных процессора. В действительности нагрузки сети придают
сетевым процессорам высокий уровень параллелизма из-за независимости между различными потоками передачи данных.
Далее, чтобы уменьшить время ожидания для обработки
инструкций и время доступа к данным вне кристалла процессора
используется режим многопоточной обработки.
Идеальная однокристальная архитектура сетевого процессора, которая является в определенной степени эталонной, приведена на рисунке 12.5
Данная архитектура содержит множество идентичных многопотоковых процессоров общего назначения, имеющих собственные кэш инструкций и кэш данных. Для того, чтобы оперативная память вне кристалла процессора соответствовала требованиям, предъявляемым к полосе пропускания, процессоры объединяются в группы (кластеры, clusters) и используют общий интерфейс доступа к памяти вне кристалла.
Планировщик задач направляет пакеты с независимых потоков на различные процессоры, для того, чтобы увеличить скорость и в максимальной степени использовать технологию параллельных вычислений. Таким образом, после перенаправления потока вычислений на процессор, все пакеты данного потока вычислений обрабатываются тем же процессором.
228
Рис. 12.5 – Идеальная однокристальная архитектура сетевого
процессора
Системные параметры, используемые в модели рабочих характеристик (производительности процессора), перечислены в
таблице 12.1.
Вся система имеет m групп (кластеров) с количеством n
процессоров RISC в каждой группе.
229
Таблица 12.1 Параметры аппаратной конфигурации сетевого
процессора
Компонент
Процессор
Программа
Символ
clkp
t
pp
fload a
fstore a
mic,a
mdc,a
dirtyc,a
compla
Кэш–память
Внешнее
ОЗУ
Канал памяти
ci
cd
linesize
τDRAM
widthmchl
clkmchl
pmchl
Канал ввода widthio
вывода
clkio
Кластер
ASIC
pio
n
m
s(x)
Описание
Тактовая частота процессора
Количество потоков вычислений на процессоре
Использование процессора
Частота загрузки инструкций
Архив событий инструкций
i-кэш сверхоперативной памяти
размера ci
d- кэш сверхоперативной памяти размера cd
Ошибочный бит d-КЭШа размера cd
Сложность (кол-во инструкций
на каждый байт пакета)
Объём кэш инструкций
Объём кэш данных
Длина строки i- кэш и d- кэш
Время доступа к внешнему ОЗУ
Ширина канала памяти
Тактовая частота канала памяти
Загрузка канала памяти
Ширина канала ввода/вывода
Тактовая
частота
канала
ввода/вывода
Загрузка канала ввода/вывода
Число процессоров на кластере
Число кластеров и каналов памяти
Актуальный размер компонента
x, при
x  ASIC , p , c i , c d , io , mchl 
230
Каждая группа обладает единственным интерфейсом памяти с занимаемой площадью на кристалле (в единицах мм2) с
s(mchl), и весь чип имеет единственный интерфейс ввода/вывода
с занимаемой площадью на кристалле S(io).
Каждый процессор имеет площадь S(pi, k), и имеет свои
собственные области для КЭШа инструкций и КЭШа данных размером ci и cd байта и площадью, соответственно занимаемой на
кристалле чипсета, S(ci) и S(cd).
Каждая область КЭШ-памяти разделена между t потоками
вычислений, которые могут обрабатываться аппаратными средствами каждого процессора.
Переключение контекста вычислений предусмотрено в аппаратных средствах с нулевым циклом издержек. Это означает,
что, если один поток терпит неудачу при обращении к кэш-памяти, то другой поток может немедленно начать обрабатываться
без задержки машинного цикла обработки. Считаем, что процессор типа RISC точно выполняет одну инструкцию за один цикл,
в том случае, если отсутствуют конфликты. Также допускается,
что существует возможность доступа за один цикл к чипсету
SRAM.
Цель состоит в том, чтобы найти оптимальную конфигурацию сетевого процессора для известной нагрузки от сети связи.
Оптимальные, аппаратные средства получают максимальную
мощность обработки в расчёте на единицу площади чипсета (кристалла микропроцессора).
Также применяется аналитическое выражение для оценки
вычислительной мощности, IPS (инструкций в секунду) и площадь области (area), связанная с данной архитектурной конфигурацией (например, число процессоров, размер областей памяти, и
т.д.).
Из этих выражений получается соотношение IPS/area и
находится максимальное значение этого соотношения, как функция различных параметров, таким образом получая «оптимальную» архитектуру.
Далее рассмотрим процесс расчета детальнее. Расчет производительности процессов обработки данных IPS производится
следующим образом.
231
Для одного сетевого процессора, вычислительная мощность в части обработки данных может быть выражена как результат использования процессора pp, c тактовой частотой clkp.
Мощность обработки всей группы процессоров может
быть выражена как сумма мощностей обработки отдельных процессоров на чипсете. Таким образом, для m групп (кластеров) по
n процессоров в кластере получим значение IPS:
m
n
IPS  p p j ,k  clk p j ,k
(12.7)
j 1 k 1
Если все процессоры идентичны и управляют одной и той
же сетевой нагрузкой, то в среднем мощность обработки вычисляется как:
IPS  m n pp  clkp
(12.8)
Основная задача, состоит в определении степени использования (загрузки) процессоров. В предельном случае, там, где есть
большое количество потоков на процессор, существуют большие
области кэша, снижающие ошибки размещения данных в оперативной памяти, коэффициент использования может достичь 1.
Однако, большое количество потоков и большой объём
кэша требуют увеличения площади кристалла (чипсета, chipset).
Тогда дальнейшая цель расчёта состоит в том, чтобы найти оптимальную конфигурацию этих параметров в терминах вычислительной мощности на единицу площади чипсета.
Таким образом, определяется функция стоимости для различных конфигураций, которые связаны с необходимой для их
реализации площадью кристалла.
Уравнение площади кристалла сетевого процессора для архитектуры представленной на рис. 12.5 имеет вид:
m
n
(12.9)
area NP  s (io )   s ( mchl )   ( s ( p j ,k , t )  s ( ci )  s ( c d )) )
j 1
j ,k
k 1
j ,k
Это уравнение показывает, что общая площадь процессора
находится суммированием всех областей, занимаемых компонентами системы, показанными на рисунке 12.5.
Если применяются идентичные конфигурации процессоров, то выражение (12.9) может быть упрощено до вида:
232
areaNP  s(io) m (s(mchl)  n (s( p,t)  s(ci )  s(cd )))
(12.10)
Размер процессора, s(p, t), зависит от числа потоков (последовательных связок) аппаратных средств и поэтому выражен как
s(p, t) от функции t.
При расчете размера процессора предполагается, что он состоит из двух компонентов.
Размер первого компонента s(pbasis), независим от числа
поддерживаемых потоков. Этот компонент представляет собой
логическое устройство для вычислений основного процессора
(например, АЛУ, управление системной шиной, прогнозирование ветвления, и т.д.).
Размер второго компонента s(pthread), зависит от логики обработки потоков (например, регистры контекста потоков, связанная логика, и т.д.). Этот компонент потоков смоделирован как
увеличивающийся линейно с увеличением числа потоков t. Данное решение вполне допустимо как для большого числа потоков,
так и для малого числа потоков данных, рассматриваемое здесь.
Таким образом, размер процессора выражается как :
s( p, t)  s( pbasis)  t  s( pthread)
(12.11)
Размер оперативной памяти или канала ввода/вывода также
состоит из основной площади плюс площадь контактов и разъёмов, занимаемая этими компонентами на кристалле процессора.
Итоговый размер зависит от ширины шины процессора:
s(mchl)  s(mchlbasis)  widthmchl s(mchlpin)
(12.12)
Количество контактов (выводов) микросхемы зависит от
тактовой частоты шины, clkmchl, и требуемой полосы пропускания
шины (скорости передачи), bwmchl.
Таким образом получим выражение, где учитывается эквивалентное уравнение, используемое для канала ввода/вывода:
 bw 
(12.13)
s (mchl )  s (mchlbasis )   mchl   s (mchl pin )
 clk mchl 
233
Уравнение (12.10) и последующие уравнения (12.11)(12.13) определяют физический размер конфигурации процессора с архитектурой на рис. 12.5 (например, n, m., t, и т.д.) и определяют площадь кристалла сетевого процессора.
Однако, прежде чем использовать данное уравнение в
оценке общей производительности для нахождения максимума
IPS/areaNP, необходимо определить степень использования процессора так, чтобы определить IPS из уравнения (12.8). В частности, использование процессора, Pp, зависит от производительности системной памяти.
Производительность сетевого процессора определяется использованием индивидуальных процессорных блоков (машин обработки). Процессор используется полностью, поскольку ошибки
размещения данных в памяти не приводят к остановке процессора.
Используя модель, предложенную и проверенную компанией Agarwal, использование Pp(t) многопоточного процессора
задаётся как функция от уровня ошибок размещения данных в
КЭШ-памяти pmiss, времени доступа к внешней памяти τmem, и
числа потоков t:
p p (t )  1 
1
1
t!
 i 0 ( p  ) i  (t  i )!
miss
mem
t
(12.14)
Чтобы показать общие соотношения в этом уравнении, мы
можем упростить уравнение (12.14), игнорируя вторые члены и
члены более высоких порядков при суммировании. Таким образом, упрощенное уравнение приобретёт вид:
p p (t ) 
t
(t   mem  p miss )
(12.15)
В результате можно сделать вывод о том, что использование процессора уменьшается с увеличением коэффициента неудачных обращении к кэш-памяти и с увеличением ошибок обращения к памяти, расположенной вне кристалла микропроцессора.
234
Однако, чем больше число потоков t, тем меньше воздействие τmem и pmiss, так что большее число потоков становится доступным для обработки процессором, в результате чего, остановов процессора становится меньше. В пределе lim t pp(t)=1.
В случае, когда необходимо обеспечить высокую степень
загрузки процессора, для оценки площади процессора следует использовать уравнение (12.9). Это уравнение описывает общую
производительность процессора, так как добавление к площади
процессора для увеличения числа обрабатываемых потоков приводит к уменьшению площади области, доступной для размещение кэш-памяти, что в свою очередь приводит к увеличению коэффициента неудач при обращении к кэш-памяти.
С другой стороны, большее количество потоков может
также помочь скрыть неудачи при обращении к КЭШ-памяти, что
делает её выгодной.
Результатом является компромисс между конструкциями,
который может обсуждаться более детально только после точного определения времени доступа к памяти, τmem, получения значения коэффициента неудачных обращений к кэш-памяти, pmiss.
Предполагается, что в канале доступа к памяти применяется механизм очередности обработки запросов для обслуживания FIFO (first input – first out); этот механизм применяется таким
образом, чтобы в ходе выполнения запросов чередовалось выполнение групповых операций.
Полное время запроса памяти вне кристалла, τmem, состоит
из трёх компонентов: время доступа к шине , τQ, время физического доступа к памяти, τDRAM, и время передачи строки кэш-памяти, τtransmit (все значения времени измеряются в количестве тактов частоты работы процессора):
 mem   Q   DRAM   transmit
(12.16)
Определение времени доступа к памяти DRAM и времени
передачи строки кэш-памяти не вызывает затруднений. Время
нахождения в очереди зависит от загрузки канала памяти, которое в свою очередь зависит от числа процессоров совместно использующих канал памяти, числа потоков в процессоре, и коэффициента неудачных обращений к кэш-памяти.
235
Этот системный компонент может быть достаточно просто
смоделирован как однолинейная система организации очереди
обслуживания заявок на сервере с количеством процессоров n,
которые производят запросы на обслуживание. Распределение
запросов может быть смоделировано как геометрически распределенная случайная величина.
На основе среднего значения коэффициента неудач при обращении к кэш-памяти одного потока (см. 2.19 ниже), параметром геометрического распределения случайной величины является pmiss. Число запросов на процессор ограничено t, что соответствует ситуации, где все потоки процессора остановлены, и процессор простаивает до тех пор, пока не будет обработан запрос к
памяти. Время обслуживания канала памяти является величиной
детерминированной с параметром 1/Ttransmit.
Для того, чтобы упростить аналитическую оценку, эта модель может быть немного изменена, чтобы сделать её пригодной
для аналитического описания. Вместо того, чтобы рассчитывать
количество процессоров–источников запроса n, каждый из которых выполняет t запросов, мы моделируем систему как единый
источник с конечным числом запросов определяемых как n*t. Поскольку каждый из n источников посылает запросы со средним
значением коэффициента неудач при обращении к КЭШ-памяти
pmiss, то единая модель источника производит n*pmiss запросов.
Принимая экспоненциальное, а не геометрическое, распределение и игнорируя предел n*t клиентов, очередь может быть
приближенно рассмотрена как система массового обслуживания
M/D/1. Уровень запросов рассчитывается как λ=n*pmiss, а детерминированный уровень обслуживания μ= 1/τtransmit.
Модель M/D/1 – это подходящее приближение к реальной
системе, которая имеет конечное число источников запросов. На
рисунке 12.6 показана средняя длина очереди для моделируемой
реальной исходной системы с конечным числом источников и
аналитического результата для системы M/D/1.
Число потоков в этом примере t = 8, число процессоров n
=4, и время обслуживания τtransmit = 40. Модель M/D/1 не имеет
ограничений по количеству запросов, в следствии чего, при высокой загрузке(то есть,> 90%), длина очереди может резко увеличиваться. При нормальной загрузке pmchl=0.5…0,9, различие
236
между M/D/1 и другими моделями является незначительным.
Кроме того, загрузка очереди менее 50%, является достаточно маленькой для обеих моделей, и не оказывает влияния на общую
производительность. Поэтому, мы будем использовать модель
M/D/1 для аппроксимации времени затраченного в очереди τQ.
Рис. 12.6 – Зависимость длины очереди от загрузки процессора
Время доступа к шине, τQ, задаётся как время нахождения в
очереди системы с M/D/1, и рассчитывается как:
Q 
2
pmchl
linesize clk p


2(1  pmchl ) widthmchl clk mchl
(12.17)
С фиксированным временем доступа к DRAM, τDRAM, и временем обмена:
 transmit 
linesize clkp

widthmchl clkmchl
(12.18)
Делая подстановку в уравнение (12.16), получим следующую формулу для расчёта времени доступа к памяти:
2

 linesize clk p
pmchl

 mem   DRAM  1 

 2(1  pmchl )  widthmchl clkmchl


237
(12.19)
Остаётся оценить компонент, необходимый для оценки
степени загрузки по уравнению (12.14) или его упрощенной
форме (12.15), который рассчитывается при неудачной попытке
обращения в КЭШ память pmiss. Для простой архитектуры RISC–
процессора сохраняемый объём запускаемых процессором приложений, загруженных в память, величина загрузка приложений
обозначается а, и вероятность отказов рассчитывается как:
pmiss,a  mic,a  ( f loada  f storea )  mdc,a
(12.20)
где
mic,a и mdc,a – коэффициенты неудачных обращений к кэшу
для инструкции и данных,
fload a и fstore a – частота возникновения нагрузки и накопления
инструкций, связанных с исполняемым приложением обработки
пакетов.
Инструкции и коэффициенты о неудачных обращениях к
кэшу обусловлены характером запускаемых приложений, размером кэша памяти и эффектом многопотокового переполнения
кэша.
Многопотоковое переполнение кэш–памяти уменьшает эффективный размер кэша, который является доступным для каждого потока. При каждом останове памяти, поток посылает запрос на предоставление новой линии (блока) кэш памяти (которая заменяет самую неиспользуемую линию кэша за последнее
время). После того, как поток остановлен, t-1 других потоков может занять эту линию.
В устойчивом состоянии, каждый поток может использовать 1/t часть доступного кэша. Если рабочий размер потока мал,
то эффективное использование кэша может быть меньше чем 1/t
(и другие потоки используют немного больше).
В сетевом процессоре ожидаемый размер кэша будет
меньше чем размер рабочей области, т.к. это связано с ограниченной областью кристалла, который приводит к равномерному распределению кэш-памяти среди потоков. Таким образом, эффективный размер кэша, который является доступным для потока,
рассчитывается как:
238
c i , eff 
ci
c
, c i , eff  d
t
t
(12.21)
Характеристики приложений, которые нужно учитывать
для оценки уравнения (12.20), получены с точки зрения показателей производительности сети.
Выражение для оценки коэффициента неудачных обращений к кэш памяти pmiss, (12.20) и время полного доступа к памяти,
τmem, (12.16) теперь можно подставить в уравнение (12.14), чтобы
получить коэффициент использования процессора.
Для этого нужно зафиксировать нагрузку на канал памяти
pmchl, потому что коэффициент τQ зависит от pmchl. Таким образом,
при данной нагрузке на канал памяти, можно определить использование одного процессора.
Вследствие этого, можно вычислить полосу пропускания
памяти, bωmchl,1, которая требуется для одного процессора:
bw mchl ,1  p p  clk p  linesize  ( mi c  ( f load  f store )  md c  (1  dirty c )) (12.22)
В этом уравнении (12.22), рассматривается случай, где модифицированная строка (линия) кэш памяти должна быть записана обратно в оперативную память.
Вероятность изменения ошибочного (dirty) бита, находящегося в строке КЭШ памяти, принимается как dirtyc. В уравнении (12.20), рассматривать измененные строки кэша памяти не
было необходимости, так как обратная запись в память не приводит к останову процессора. Практически, обратная запись в память только увеличивает необходимую полосу пропускания памяти и уравнение (12.22) может быть представлено как:
bwmchl,1  p p  clkp  linesize pmiss
(12.23)
Число процессоров n, в кластере m, могут разделить канал
памяти, не превышая указанную загрузку.
 widthmchl  clk mchl  p mchl 
n

bwmchl,1


239
(12.24)
Это уравнение дает полную конфигурацию кластера(группы) для всего диапазона размеров КЭШа и контекстов
потоков.
Наконец, надо определить полосу пропускания, которая
требуется для канала ввода/вывода.
Канал ввода/вывода используется для пересылки пакетов
на машину обработки и обратно. Таким образом, каждый пакет
проходит через канал ввода/вывода дважды. Из уравнения 26
(см. ниже), получаем отношение между числом инструкций, выполненных при обработке пакета, и размером пакета. Эта «сложность» - параметр, который является индивидуальным для каждого приложения.
Канал ввода/вывода функционирует под нагрузкой рIO; таким образом, полоса пропускания канала ввода/вывода для сетевого процессора рассчитывается так:
IPS
(12.25)
compl pIO
В итоге, сетевой процессор имеет ограничение по числу
выводов, которые могут передавать и принимать пакеты из внешней сети. Для грубой оценки добавляем число выводов, требуемых для канала ввода/вывода и для каналов доступа к памяти, которые соответственно зависят от их ширины, к числу управляющих входов сетевого процессора:
bwIO  2 
pinsNP  pinsIO  m pinsmchl  pinscontrol
(12.26)
Итак, для определения максимальной производительности
и оптимальных размеров сетевого процессора, выраженных в
конфигурации КЭШа, характеристиках обслуживаемых приложений и загрузки канала памяти, мы можем найти максимальное
значение IPS/area. Так как пространство оптимизации является
дискретным (кроме загрузки канала памяти) и относительно малым, мы можем решить эту задачу полным перебором возможных вариантов.
240
В таблице 12.2 показана полная наилучшая конфигурация
для обеих рабочих нагрузок из таблицы 12.1 Нагрузка А – приложения с обработкой только заголовков, нагрузка Б – приложения
с обработкой содержимого пакетов, полей данных пакетов.
Есть несколько важных пунктов, которые нужно отметить
для таблицы 12.2:
 Оптимальное число потоков t, в обоих случаях равно 2,
что указывает на то, что необходимо иметь большое количество
потоков, чтобы получить хорошую производительность.
 Объём кэша варьируется в диапазоне от 16 Кб до 32 Кб,
а эффективный размер кэш находится в пределе от 8 Кб до 16 Кб.
Эти значения соответствуют кривым графика, приведённого на
рисунке 12.6. Отметим, что для d-КЭШа рабочей нагрузки B, маленький размер КЭШа дает лучшие результаты.
Таблица 12.2 Оптимальная конфигурация сетевого процессора
Параметры
clkp
t
m
ci
cd
widthmchl
pmchl
pmiss
τmem
pp
n
widthio
pinsNP
IPS
area
IPS/area
Рабочая нагрузка
А
800 МГц
2
2
16 Кб
16 Кб
64 бит
0,91
0,187 %
137,6
0,974
31
71
199+pinscontrol
48324 MIPS
272 мм2
178 MIPS/мм2
241
Рабочая нагрузка Б
800 МГц
2
3
32 Кб
16 Кб
64 бит
0,89
0,286 %
121,6
0,957
20
3
195+pinscontrol
45934 MIPS
322 мм2
142 MIPS/мм2
Обе конфигурации используют самый быстродейственный процессор, потому что в модели не используется понятие
«стоимости», что позволило бы учитывать более высокую тактовую частоту процессора. Также используется самый широкий канал памяти, потому что это в известной степени «гасит» базовую
стоимость s(mchlbasis) более широкого канала.
Число процессоров в кластере n равно 31 и 20 соответственно. Это относительно много, так как более широкий канал
памяти с большим количеством совместно используемых процессоров, заметно снижает базовую стоимость. Ограничивая ширину канала памяти меньшим размером (например, 48 бит), та же
самая конфигурация, которая приведена в таблице 2 с меньшим n
(например, 24) и большим m (например 3), становится в целом
лучше. Значение IPS/area для этой конфигурации достаточно низкое (173 MIPS/мм2).
Количество кластеров в системе составляет от 2 до 3, что
вызвано ограничением общей площади кристалла и шириной канала ввода/вывода. Уменьшение ширины канала памяти и уменьшение n приводит к уменьшению возможного числа кластеров.
Ширина канала ввода/вывода на порядок больше для рабочей нагрузки A. Это связано с тем, что вычислительная сложность снижается для приложений, которым требуется обрабатывать только заголовки пакетов. В связи с этим, скорость передачи
данных к/от сетевого процессора увеличивается. Для обработки
данных «тела», полезной загрузки пакетов, данные остаются в
процессоре в течение более длительного времени. В результате
этого, ширина канала ввода/вывода уменьшается.
Общая вычислительная мощность для обоих типов
нагрузки приблизительно одинакова (хотя рабочая нагрузка В
требует большей площади процессора). Из-за низкой сложности
процесса обработки заголовка, пропускная способность процессора для рабочей нагрузки А увеличивается.
Отметим, что данные результаты являются оптимистическими и не учитывают ряда факторов. Например, алгоритм, определяющий классификацию пакета, как правило, находится вне
чипа, вследствие чего, для составления таблицы маршрутизации,
ресурсы процессора практически не используются.
242
12.4 Основные выводы по главе 12
1. Управление и контроль конфигурации аппаратных
средств телекоммуникаций осуществляется с помощью системы
технического учета и паспортизации.
2. Синтез конфигурации аппаратных средств является оптимизационной задачей, решаемой различными методами.
3. Структура кэш памяти процессора оказывает непосредственное влияние на производительность, которая в свою очередь находится в прямой зависимости от обрабатываемой рабочей нагрузки.
4. Пространство кристалла распределено между процессорами, кэш–памятью, и интерфейсами памяти приблизительно в
равных частях.
12.5 Вопросы для самоконтроля по главе 12
1. Что такое конфигурация в телекоммуникациях?
2. Что включают в себя физические ресурсы сетей связи?
3. В чем особенность функциональной архитектуры сети
NGN?
4. Что такое параметр конфигурации?
5. Для чего осуществляется контроль конфигурации?
6. Какие задачи входят в состав управлении конфигурации?
7. Для чего нужна компонента «Учет монтируемых
устройств и иного оборудования» в составе системы технического учета?
8. Как производится синтез аппаратных средств транспортного узла связи?
9. Каким образом площадь кристалла сетевого процессора
распределена между его компонентами?
243
Глава 13 Развитие аппаратных средств
телекоммуникационных систем
13.1 Совершенствование процессов обработки данных
Одной из основных тенденций развития вычислительных
систем является повышение производительности вычислений т.е.
увеличение числа операций, выполняемых МПр в единицу времени, как правило, за 1 секунду.
Значение ускорения вычислений (в разах) определяется выражением:
R
Tn
T1
,
(13.1)
где
T1 — время решения задачи на однопроцессорной вычислительной системе,
Tn — время решения той же задачи на n- процессорной системе;
n – количество процессоров.
Пусть W = Wск + Wпр,
где
W — общее число операций в задаче;
Wпр — число операций, которые можно выполнять параллельно;
Wск — число скалярных (нераспараллеливаемых, выполняемых исключительно последовательно) операций. Далее обозначим через t время выполнения одной операции. Используем эмпирический закон Амдала, который определяет значение ускорения вычисления R при использовании многопроцессорных систем. Используем следующую форму записи данного закона:
R
1
1C

C 
N

где
244



,
(13.2)
R – прирост производительности вычислительной системы;
N – количество процессоров;
C= Wcк /W — удельный вес скалярных операций в общем
числе операций.
Тогда с учетом введенного времени t , получаем значение
R в следующем виде:
R
W t
1
1



N 

W
1
a
a




Wcк  пр   t  a 

N


N 

(13.3)
Здесь с= a = Wcк /W — удельный вес скалярных операций
в общем числе операций. Закон Амдала определяет принципиально важные для параллельных вычислений положения:
1. Ускорение вычислений зависит как от потенциального
параллелизма программной задачи (величина 1–a), так и от параметров средства вычислительной техники (число процессоров n).
2. Предельное ускорение вычислений определяется свойствами программной задачи.
Пусть a = 0,2 (что является реальным значением), тогда
ускорение R не может превосходить 5 при любом числе процессоров. Иными словами, максимальное ускорение вычислений задается прежде всего потенциальным параллелизмом задачи а не
количеством имеющихся процессоров. Очевидной является чрезвычайно высокая чувствительность ускорения R к изменению величины a.
Выражение (13.3) определяет ускорение только одного
уровня вычислительной системы. Однако реальные системы являются многоуровневыми как с точки зрения программных конструкций, так и по аппаратной реализации. Реальные параллельные ЭВМ обычно используют параллелизм на нескольких уровнях и полное ускорение такой ЭВМ можно в первом приближении описать выражением:
245
R 
M

i 1
ri
(13.4)
где
M — число вложенных уровней вычислений, используемых для распараллеливания;
ri — собственное ускорение уровня i, определяемое параллелизмом соответствующих данному уровню объектов: независимых задач, программ, ветвей алгоритма, итераций цикла, групп
операторов.
Конвейерная организация вычисления предусматривает,
что цикл выполнения машинной команды разбивается на несколько элементарных ступеней, стадий или блоков. Команда передвигается по конвейеру, освобождая стадию для следующей
команды. Для хранения данных, передаваемых с одной ступени
на другую, используются промежуточные буферы, находящиеся
между стадиями. При этом продолжительность каждой стадии в
идеале составляет 1 такт работы МПр, что существенно меньше
времени выполнения всей команды (см. рис. 13.1). Организация
конвейера позволяет совмещать во времени выполнения разных
стадий, например, в один и тот же момент ti:
Команда №1 – находится на стадии 3;
Команда №2 – находится на стадии 1.
В итоге, время выполнения команд можно существенно сократить. Это позволяет увеличить производительность процессора при одной и той же тактовой частоте.
Рис. 13.1 – Пример разбиения команды «Считывание данных из
ОЗУ в регистр» при конвейерной обработке данных
246
Конвейеры можно разделить на две группы: векторные и
скалярные конвейеры. Векторные конвейеры выполняют одну
операцию над группами разных данных, называемых векторами
(например, строка в двумерном массиве). Под вектором понимается, например, одномерный массив, который образуется из многомерного массива, если зафиксирован только один из номеров
строки или столбца. Такие конвейеры, как правило, являются
арифметическими; области применения векторных операций над
массивами: цифровая обработка сигналов (цифровые фильтры);
оптимизация; расчеты электрических характеристик СБИС.
Наличие векторных конвейеров позволяет реализовать ЭВМ, в
которых выполняется единственная программа, но каждая ее команда обрабатывает много чисел. МПр с поддержкой векторных
конвейеров относятся к классу SIMD — один поток команд,
много потоков данных.
В скалярных конвейерах на разных ступенях обработки
находятся команды с разными кодами операций, но обрабатывают эти команды одни и те же данные. Скалярные конвейеры
могут содержать только конвейер команд, но в процессорах для
обработки чисел с плавающей запятой скалярный конвейер часто
включает и арифметические ступени.
Скалярный конвейер может выполнять векторные операции, для чего необходимо на вход последней, в каждом такте, стадии подавать один и тот же код операции. Наличие скалярных
конвейеров позволяет реализовать ЭВМ, в которых выполняется
несколько программ, причём каждая команда обрабатывает одни
и те же данные (единое пространство данных). Такие процессоры
относятся к классу MISD (Multiple Instruction Single Data) —
много потоков команд, один поток данных.
Не всегда для выполнения данной команды нужны все без
исключения стадии. Возникает ситуация, при которой стадии может быть не нужна и поэтому пропущена. Такая стадия называется ненагруженной. Для снижения ненагруженных стадий, оптимизации вычислений путём обеспечения параллельного исполнения двух и более команд, в современных МПр используются
два и более конвейеров. Суть суперскалярной архитектуры –
наличие параллельной обработки данных с помощью двух или
247
более конвейеров, как правило скалярных. Это позволяет оптимизировать загрузку АЛУ, уменьшить потерю производительности, в результате появления пустых/ненагруженных стадий («пузырьков»). В современных МПр данные каждого конвейера могут обрабатываться собственным АЛУ.
В целом для вычислительных систем реальное быстродействие следует определять с учетом всех факторов, сопутствующих или препятствующих выполнению прикладных программ.
Объективным способом является выполнение вычислительной
системой реальных задач и измерение времени их выполнения.
Можно приближенно считать, что быстродействие вычислительной системы Vp оценивается как:
k
V р  (  z i ) / Tк ,
i 1
где
k — число выполненных задач;
zi — число выполненных в i-й задаче команд;
Tk — время решения k задач.
К достоинствам суперскалярной архитектуры можно отнести планирование микропроцессором исполнения потока команд,
что повышает быстродействие вычислительной системы. В результате за один такт может исполняться от 2 до 5 команд. Недостатком здесь является наличие сложного многостадийного конвейера на кристалле современного МПр, что приводит к уменьшению физического пространства для размещения АЛУ, регистров, кэш-памяти. Поэтому существуют и другие решения для
поддержки параллельного исполнения команд МПр.
13.2 Технологии оптимизации вычислений
Преимущества суперскалярной архитектуры могут быть
существенно повышены с помощью изменения последовательности выполнения команд непосредственно в микропроцессоре.
Это достигается не только путём применения современных компиляторов, но и с помощью управлением вычислениями в зависимости от последовательности команд или по мере готовности
данных для вычислений. Например, получая на входе операцию
248
сложения, умножения и деления МПр может сначала выполнить
наиболее сложную операцию деления, а потом операцию сложения и умножения. Результаты, тем не менее, выдаются в порядке
предписанной исходной исполняемой программой.
С учетом данных Высшей компьютерной школы Московского Государственного университета (Россия), можно привести
следующий пример повышения эффективности с помощью переупорядочивая команд внутри процессора. Пусть в программе для
ЭВМ встретилась некоторая последовательность команд:
A = B x 6, C = E x 12, A = A x D, C = C + 1,
где значение переменных А и С хранится в ячейках оперативной памяти, значение переменных В, D и Е – хранится в регистрах процессора.
Рассмотрим два варианта организации вычислений. В первом варианте вычисления производятся в порядке следования команд. Во втором варианте порядок следования команд внутри
процессора изменяется следующим образом:
A = B x 6, A = A x D, C = E x 12, С = С + 1.
Пусть для хранения промежуточных результатов вычислений А и С используется регистр–аккумулятор, Акк. Значение переменной B пусть хранится в регистре микропроцессора B, значение переменной D пусть хранится в регистре микропроцессора
D, значение переменной E пусть хранится в регистре микропроцессора E.
Тогда результаты обработки данных по обоим вариантам
можно объединить в следующей таблице 13.1.
Итак, если в варианте вычислений без переупорядочивания
требуется 70 тактов и 10 шагов, то в варианте с переупорядочиванием требуется 30 тактов и 6 шагов программы. Как видно из
примера, теоретически имеется возможность практически двукратного увеличения производительности МПр за счёт снижения
числа тактов и количества шагов обработки данных.
Вычисления также можно ускорить путем выделения дополнительных регистров микропроцессора для хранения промежуточных результатов расчетов. Это еще раз подчеркивает важность увеличения числа регистров современного микропроцессора.
249
Таблица 13.1 Организация вычислений в микропроцессоре
Без переупорядочивания
С переупорядочиванием
№
Колшаг
во
Кол-во
Операция
Операция
а
тактактов
тов
<Регистр B> x 6
<Регистр B> x 6  <Ре1.
3
3
 <Регистр
гистр Акк>
Акк>
<Регистр Акк cо значе<Регистр Акк> x
нием переменной А >
2.
10
3
<Регистр D> 
<Регистр Акк>
 <Ячейка ОЗУ>
<Регистр Акк>
<Регистр Е> x 12 
3
10
3.
 <Ячейка
<Регистр Акк>
ОЗУ>
<Регистр Е> x 12
<Регистр Акк> 
10
3
4.
 <Регистр
<Ячейка ОЗУ>
Акк>
<Ячейка ОЗУ со значе<Регистр Акк> =
нием переменной А>
<Регистр
5.
10
1
Акк+1>
 <Регистр Акк>
6.
7.
8.
9.
10.
Все
го:
<Регистр Акк> x <Регистр D>  <Регистр
Акк>
3
<Регистр Акк> 
<ячейка ОЗУ>
<Ячейка ОЗУ со значением переменной С >
 <Регистр Акк>
<Регистр Акк> =
<Регистр Aкк> + 1
10
<Регистр Акк> 
<Ячейка ОЗУ>
10
<Регистр Акк>
 <Ячейка
ОЗУ>
10
10
Не используется
1
70
30
Примечание: стрелка вида «» обозначает запись данных
250
Для оптимальной загрузки конвейеров дополнительно используются методы, позволяющие с вероятностью до 95% предсказать направление условного перехода в программе. Эта вероятность повышается, если имеется информация о предыдущих
переходах. Для реализации данной процедуры применяется блок
прогнозирования ветвлений в составе МПр, который использует
блок предварительной дешифрации команд. В результате команды загрузки данных из ОЗУ и/или кэш памяти выполняются
задолго до команды (инструкции), использующей эти данные.
Особенно это относится к командам условного перехода. Дополнительную эффективность рассматриваемому методу может придать использование современных компиляторов, учитывающих
поддержку МПр технологии прогнозирования ветвлений (условных переходов). Рассмотрим эти процедуры подробнее.
В процедурах предсказания переходов применяется т.н.
«спекулятивное» исполнение команд или спекуляция по управлению. Суть спекулятивного исполнения команд состоит в том,
что после сделанного предположения об адресе перехода МПр
выполняет операции загрузки данных для реализации команды
по предсказанному направлению. Иными словами, МПр выполняет действия, не предписанные в данный момент загружаемой
программой. При этом неизвестно, будет ли в действительности
выполнена предполагаемая команда или нет. Тем не менее, загрузка будущих данных для обработки продолжается. Если
управление вычислениями на самом деле будет передано в предсказанном направлении (определенной команде), то к моменту
начала исполнения этой команды данные будут уже загружены.
Если управление будет передано в другое место программы, то
загруженные ранее данные уничтожаются. Последствием
ошибки предсказания перехода может быть образование нескольких пустых стадий, «пузырьков», в конвейере, что снижает производительность МПр.
Кроме описанного спекулятивного исполнения команд, существует еще спекулятивное исполнение по данным. В этом случае команда загрузки данных выполняется раньше, нежели,
например, команда сохранения данных. Это позволяет избегать
конфликтов при обращении к одной и той же области памяти,
251
даже если заранее неизвестно, будет такой конфликт или нет. Рассмотренный выше механизм предикации и предикативное выполнение программ упрощает компилятору оптимизацию путем превращения спекуляции по управлению в спекулятивное исполнение по данным.
Различают статическое и динамическое предсказание ветвления в программе. При статическом предсказании направление
перехода задаётся разработчиком МПр, например все условные
переходы «вперед» будут выполняться, а переходы «назад» – не
будут. При динамическом предсказании направление ветвления
обусловлено результатами предшествующего выполнения команд и может меняться в процессе исполнения программы. Динамическое предсказание более точно и эффективно, хотя и достаточно сложно для реализации.
13.3 Технологии оптимизации энергопотребления
Начиная с 1980-х годов для увеличения вычислительной
мощности МПр производительность микропроцессоров наращивалась за счёт постоянного увеличения тактовой частоты, уменьшения размера и, соответственно, увеличения количества транзисторов на единицу площади кристалла МПр. На переключение
транзисторных компонентов, схемно реализующих логические
элементы, затрачивается определённая мощность. При увеличении тактовой частоты электроимпульсов постоянного тока в полупроводниковых и металлических компонентах процессора возникает избыточное тепловыделение, в первую очередь за счёт законов физики. Тепловыделение элементной базы процессоров
принято измерять в пикоджоулях на переключение одного бита
(1 ПкДж/Бит = 10–12 Дж/Бит). Это энергия, выделяемая при переключении одного вентиля. При современных тактовых частотах
и плотностях интеграции на кристалле суммарное тепловыделение имеет величину в несколько ватт на площади в 1 квадратный
сантиметр. В связи с этим достаточно остро стоит проблема отвода тепла от микропроцессора для обеспечения необходимого
температурного режима работы т.к. перегрев МПр приводит к его
отказу. Соответствующую характеристику МПр можно обозначить как «мощность системы теплооотвода МПр» (thermal design
252
power, TDP).
Рис. 13.2 – Изменение тактовой частоты микропроцессоров по
годам
Рассматриваемая ситуация усугубляется ещё и тем, что при
уменьшении физических размеров полупроводниковых компонентов, прежде всего затворов транзисторов, неизбежно возникают сильные токи утечки; причём чем выше тактовая частота и
энергопотребление, тем больше токи утечки. В итоге опять возникает избыточное тепловыделение и без принятия мер по охлаждению процессор может перегреться и отказать. Теоретическим
пределом роста тактовой частоты современных МПр для применения в промышленных условиях считается величина 10 ГГц (см.
рис. 13.2).
Следует отметить, что нагрев кристалла МПр происходит
неравномерно. Результаты исследований лаборатории изучения
цепей корпорации Intel под руководством Р. Кришнамурти (Ram
Krishnamurty) показывают, что до температуры +125°C нагревается лишь АЛУ процессора, занимающее сравнительно небольшое место на кристалле МПр. Остальная часть МПр, включая
кэш-память, нормально функционирует при вполне приемлемой
253
температуре не выше +65°C. Если МПр выполняет простую пересылку данных из одного участка памяти в другой, то это не
приводит к нагреву. Когда производятся сложные математические операции, процессор нагревается в основном за счёт нагрева
АЛУ. Усугубляет ситуацию с нагревом то, что современные
МПр используют не одно, а от четырех до двадцати четырех
АЛУ. Поскольку АЛУ постоянно обмениваются данными и располагаются поблизости друг от друга, то плотность выделения
тепла на см2 площади увеличивается.
С учётом роста затрат на реализацию технически сложной
системы охлаждения процессоров, в сентябре 2004 г. ведущие
производители МПр заявили об отсутствии планов выпуска процессоров с тактовой частотой свыше 4 ГГц. Переход к мощности
процессора в 200 Вт стал нецелесообразен в связи с нежеланием
производителей ЭВМ обеспечивать новые условия охлаждения.
К примеру, процессоры компании AMD, например шестиядреный AMD Phenom II X6 1090 T, для серверов штатно работают
на тактовой частоте 3,2 ГГц с возможностью принудительного
увеличения тактовой частоты (разгона) до 3,4 ГГц.
Однако, для некоторых наиболее производительных моделей, повышение тактовой частоты остается возможностью повысить производительность МПр. В частности, «быстрый» процессор для настольных компьютеров Intel Pentium 4 570/571 на ядре
Prescott имеет тактовую частоту 3,8 ГГц и мощность 115 Вт. Максимальная рабочая температура этого МПр достигает +72,8oC.
Тактовые частоты работы микропроцессоров с величиной
свыше 4/5 ГГц по прежнему остаются уникальными и малотиражируемыми решениями в связи со сложностью обеспечения TDP.
Для тиражирования в массовых устройствах применяются микропроцессоры с минимальным TDP, что подразумевает пониженное или оптимизированное энергопотребление МПр.
Рассмотрим варианты оптимизации энергопотребления в
современном микропроцессоре. Развитие технологий энергосбережения и оптимизации энергопотребления связано не только со
сложностью построения систем теплооотвода, но и с развитием
мобильных, портативных средств связи, работающих на аккумуляторах и батареях. Каким бы мощным и ёмким не был аккумулятор, вопрос увеличения продолжительности работы средства
254
связи на одном заряде аккумулятора является актуальным. В целях оптимизации энергопотребления и энергосбережения применяются различные методы:
 динамическое изменение напряжения электропитания на
микропроцессоре и его частоты;
 оптимизация доступа к памяти, в том числе отключение
неактивных банков памяти;
 оптимизация энергопотребления на стадии разработки
новых микропроцессоров.
Из рассмотренных групп методов наиболее часто используется динамическое изменение напряжения электропитания на
микропроцессоре и его частоты. Основной идеей динамического
изменения напряжения на микропроцессоре является изменение
напряжение на элементе питания МПр в некоторых точках исполняемой программы. Такая точка называется точкой управления
напряжением или рабочей точкой. Энергопотребление микропроцессорной системы в точке управления напряжением, как
правило, сокращается, при этом сохраняется либо несущественно
снижается производительность вычислительной системы. Возможность такой оптимизации обусловлена тем, что потребляемая
мощность электроэнергии в среднем зависит от подаваемого
напряжения квадратично, тогда как тактовая частота микропроцессора и его производительность зависит от напряжения электропитания лишь линейно.
Существует несколько видов алгоритмов оптимизации
энергопотребления – статические (offline), динамические (online)
и смешанные (mixed) алгоритмы. Разница между этими видами
алгоритмов заключается заключается в том, каким способом выбирается момент принятия решение об изменении энергопотребления. При том алгоритм должен фиксировать местонахождение
точек управления напряжением и задавать величину, на которую
изменяется напряжение.
Динамические алгоритмы принимают решения об изменении точек управления напряжением во время работы программы
с помощью планировщика операционной системы.
Статические алгоритмы определяют как точки, так и величины изменения напряжения во время компиляции исходной
255
программы; однако непосредственные изменения напряжения
происходят во время работы программы. Смешанные алгоритмы
обычно вычисляют возможные точки изменения напряжения во
время компиляции, а величина изменения определяется динамически в период исполнения программы микропроцессором.
Технологии оптимизации энергопотребления МПр широко
используют возможности изменения тактовой частоты и энергопотребления МПр в зависимости от характера вычислительных
задач (например, технология Speed Step, впервые предложенная
Intel в микропроцессоре Pentium M). Эта технология, как уже говорилось, дополняется возможностями, связанными с декодированием инструкций и предсказанием переходов. Технология
Speed Step предусматривает использование нескольких возможных точек напряжения электропитания и соответствующих тактовых частот МПр – рабочих точек. Крайний рабочие точки задаются аппаратно МПр а промежуточные рабочие точки устанавливаются программно системной функцией операционной системе. Управление переходом между точками осуществляется
как самим МПр так и специальным регулятором напряжения
VRM (Voltage Regular Module). Для перехода от одной рабочей
точки до другой МПр посылает в VRM специальные последовательности управляющих сигналов.
В случае необходимости, например при запуске приложения IPTV, для увеличения тактовой частоты и, соответственно,
повышения вычислительной мощности МПр, сначала увеличивается напряжение электропитания. Период изменения напряжения длится около 100 мкс. После изменения напряжения электропитания скачкообразно увеличивается частота за время 10 мкс.
При уменьшении тактовой частоты, например, после окончания
просмотра IPTV, сначала уменьшается тактовая частота, и только
потом снижается напряжение электропитания.
13.4 Многоядерные процессоры
Повысить производительность современных микропроцессоров и микропроцессорных систем можно за счёт выполнения в
параллельном режиме нескольких потоков вычислительных за-
256
дач. Наиболее эффективен физический параллелизм, при котором каждый из потоков команд и/или данных обрабатывается
собственным ядром (core), где ядро (core) – это самостоятельное
ЦПУ с АЛУ, регистрами и кэш-памятью L1. Каждое ядро поддерживает конвейерные вычисления, в первую очередь – целочисленные конвейеры. Многоядерные процессоры на аппаратном
уровне имеют архитектуру MIMD (multiple instruction multiple
data) — много потоков команд, много потоков данных.
Многопотоковые вычисления наиболее целесообразно выполнять параллельно на физическом уровне. Физический параллелизм обеспечивается тем, что каждый из потоков команд и/или
данных обрабатывается собственным ядром. Такой подход описывается в рамках архитектуры CMP (Chip Multiprocessors) – несколько процессоров на одном кристалле МПр. Общая схема возможной эволюции многоядерных МПр в рамках архитектуры
CMP представлена на рис. 13.3.
В зависимости от решения производителя, МПр могут использовать как отдельную кэш–память L2 для каждого ядра, так
и объединенную кэш-память L.2 всех ядер. В настоящее время на
одном кристалле промышленного образца МПр реализуется от 2
до 6 процессорных ядер. В перспективе на кристалле МПр будет
реализовано до 8…16 процессорных ядер. Каждый из потоков команд и/или данных в данный момент времени может обрабатываться собственным ядром.
К примеру, восьмиядерный процессор может одновременно обрабатывать 8 потоков, а всего восьмиядерный МПр может обрабатывать 64 потока.
Каждому потоку назначается собственный набор регистров, благодаря чему нет необходимости тратить время на обращение к ОЗУ для сохранения текущего состояния вычислений. С
помощью специального алгоритма реализуется переключение
между потоками, причём на исполнение запускается тот поток,
который дольше всех ожидал в очереди.
257
Рис. 13.3 а, б, в, г - Эволюция архитектур многоядерных
CMP–процессоров
Следует отметить, что ресурсы МПр выделяются потокам
динамически. Если ядро МПр работает на частоте 1,2 ГГц, то в
случае обработки 4 потоков каждый из них будет выполняться на
частоте 300 МГц, в случае обработки 2 потоков каждый будет выполняться на частоте 600 МГц. Многоядерный процессор, по
сути, это многопроцессорная система, реализованная на кристалле, обеспечивающая повышение эффективности работы вычислительной системы в целом.
Многопоточная обработка данных и команд многоядерными процессорами является определенной альтернативой рассмотренной ранее системе переупорядочивания команд для ускорения вычислений и предсказания направлений вычислений.
Переупорядочивание команд и предсказание вычислений
258
требуют применения достаточно сложных алгоритмов, использования дополнительных вычислительных ресурсов и в итоге приводит к росту энергопотребления и TDP МПр. В случае многоядерных процессоров проблема задержек вычислений решается
иначе. Если один из потоков задерживается на выполнении инструкции, то ядро может переключиться на выполнении другого
потока.
Тоже самое относится и к проблеме ветвлений – если достигнута команда перехода, то ядро не вычисляет потенциальный
переход, а происходит переключение на другой поток до тех пор,
пока условие перехода не будет выполнено. При этом потоки являются независимыми и ядро не анализирует взаимозависимости
между инструкциями различных потоков.
Из закона Амдала следует, что прирост производительности R вычислительной системы зависит от количества процессоров (N) и доли последовательных операций в программе.
Граничные значения переменной С соответствуют полностью параллельным (С=0) и полностью последовательным (С =1)
программам. Если лишь 1/10 часть программы выполняется последовательно, то в принципе невозможно ускорение в десять раз
— вне зависимости от числа используемых процессоров (ядер).
Следствие закона Амдала состоит в том, что рост производительности в N раз при N ядрах практически недостижим. Это объясняется тем, что разработать алгоритм и написать компьютерную
программу, исполняемую параллельно в любой части и с полным
отсутствием последовательных операций, практически крайне
сложно.
В итоге реально возможный прирост вычислительной производительности системы при использовании многоядерных процессоров показан на рис. 13.4.
Как уже отмечалось, эмпирически было установлено, что в
большинстве случаев тактовая частота микропроцессора примерно пропорциональна напряжению электропитания, а мощность, потребляемая микропроцессором – пропорциональна
квадрату этого напряжения. В результате, при переходе от одноядерной архитектуры микропроцессора к двух/четырех/шестиядерной/восьмиядерной архитектуре можно сохранить уровень
производительности, снизив минимум вдвое тактовую частоту и
259
напряжение электропитания
Рис. 13.4 – Изменение производительности многоядерных
процессоров
При этом суммарное тепловыделение процессора также
снизится в 3…4 раза. Прочие достоинства многоядерных МПр
состоят в следующем:
 малые размеры «ядра» МПр позволяют на одном
кристалле МПр размещать больше «процессоров», повышая тем
самым удельную вычислительную мощность на единицу
площади МПр;
 при сохранении заданной производительности МПр
можно вдвое уменьшить тактовую частоту;
 поскольку процессоры, находящиеся на одном
кристалле, используют общие системные ресурсы, возникает
дополнительная экономия физического пространства кристалла
МПр;
 при уменьшении тактовой частоты и сложности одного
ядра дополнительно сокращается потребление электроэнергии
260
МПр в целом.
Недостатком многоядерных МПр является усложнение
проектирования и изготовления микропроцессора, что повышает
затраты на производство МПр. Однако, если есть технологически
отработанное ядро, то оно может тиражироваться в нужных количествах, а проектирование ограничивается созданием внутренней инфраструктуры кристалла. Многоядерные процессоры могут использоваться в коммутаторах и многопротокольных маршрутизаторах т.к. за счёт распараллеливания вычислений они могут быть оптимизированы для управления трафиком сетей при
использовании таких технологий как VoIP, IPTV, Web.2.0.
С учетом широкого распространения у пользователей мобильных цифровых устройств с автономным питанием от аккумуляторов, таких как смартфоны, нетбуки, планшетные компьютеры, электронные книги появилась необходимость в микропроцессорах, которые объединяли бы в себе многоядерность и эффективное (низкое или сверхнизкое) энергопотребление. Примером такого МПр является 32-разрядный четырехъядерный RISCмикропроцессор с ЦПУ типа ARM Cortex A9 Mpcore c энергопотреблением 250 мВт на ядро, тактовой частотой 1…2 ГГц. Ядро
данного МПр может применять конвейер длиной от 4 до 14 стадий, использует полностью когерентную кэш-память L1 для данных и инструкций ёмкостью 32 Кбит. Ёмкость общей кэш-памяти
L2 может составлять 1…2 Мбайт.
Конструкция ЦПУ данного микропроцессора обозначена
ARM v7 и разработана компанией ARM Holdings, которая с 1980х годов является одним из лидеров в разработке микропроцессоров рассматриваемого класса. Лицензии на использование ЦПУ с
ARM в своих решениях имеют такие общемировые производители МПр как Analog Devices, Qualcomm, Samsung, Sony–
Ericsson, Texas Instruments, NVIDIA и Intel (рассмотренная выше
архитектура Intel XScale до 2006 г., впоследствии проданная Marvell и обозначаемая как Marvell XScale). При этом сама компания
ARM производством микропроцессоров не занимается. Ядро
ARM может выполнять как 32-х так и 16-ти разрядные команды
(инструкции). Рассматриваемый микропроцессор имеет общую
функциональную блок–схему, представленную на рис. 13.5 и относится к классу «система–на–кристалле» SoC.
261
Рис. 13.5 – Блок-схема многоядерного ARM–процессора
В микропроцессоре реализован 4-х стадийный суперскалярный конвейер. Данный четырехъядерный микропроцессор
имеет в каждом ядре блок вычислений для операций с плавающей
точкой, способный выполнять операции с одинарной и двойной
точностью.
В каждом ядре с архитектурой ARM Cortex A9 имеется специальное 128–битное расширение архитектуры SIMD по условным наименованием NEON, предназначенное для поддержки
мультимедийных операций и функций цифровой обработки сигналов (например, кодирования видео согласно Рек. МСЭ–Т H.264
или стандарту mpeg3).
262
13.5 Программно–конфигурируемые устройства SDR
Другим примером современного цифрового средства связи
является многофункциональное абонентское устройство в виде
радиотерминала, основанного на принципе программного управления протоколами и параметрами интерфейсов радиодоступа,
обозначаемое как SDR (Software Defined Radio). В этом устройстве существует техническая возможность выбирать различные
радиосети для получения требуемой услуги, например сеть для
передачи голосовой информации или сеть для передачи данных.
Устройства SDR имеют возможность работы в нескольких
стандартах радиосвязи. Можно выбирать в автоматическом или
полуавтоматическом режиме определенный частотный диапазон,
например 900 МГц, 1800 МГц или 2,2 ГГц, стандарт связи
GSM/GPRS/EDGE, UMTS, WiFi, WiMax, LTE. Одновременно
можно выбрать программное приложение для получения, например, доступа к услугам передачи речи с соответствующими кодеками, в частности ITU–T G.722, G.729, G.722.2. Следует отметить, что принципы SDR распространяются также на оборудование базовых станций. В перспективе применение устройств SDR
будет способствовать переходу к наиболее современным телекоммуникационным стандартам, таким как LTE. В результате
при использовании устройства SDR пользователь технологически жестко не «привязан» к конкретной сети определенного стандарта.
Выбор пользователя в пользу той или иной сети связи, как
правило, обусловлен стремлением уменьшить стоимость услуги
при сохранении заданных требований к качеству связи. Указанные свойства устройства SDR обусловлены особенностями конструкции этого типа терминалов. В основе находится программно-управляемый цифровой приемо-передатчик, как это показано на рис. 13.6.
Данное цифровое устройство использует цифровую обработку сигнала, с тем, чтобы было возможно без потерь дискретизировать сигнал с помощью АЦП и далее обработать отсчёты сигнала цифровым сигнальным процессором. Наиболее выгодной с
точки зрения цифровой обработки сигнала является обработка на
т.н. промежуточной частоте.
263
При использовании промежуточной частоты фильтрация,
усиление, детектирование сигнала производится именно на этой,
фиксированной, частоте что выгоднее нежели перестройка всего
приемного тракта на частоту принимаемого сигнала. Тоже самое
верно и для процесса передачи сигнала.
Рис. 13.6 – Аппаратные средства терминального SDR–устройства
Количество используемых промежуточных частот зависит
от модели устройства и типа преобразования. Возможно двойное
(двухэтапное) преобразование, при котором используется две
разных промежуточных частоты, при тройном (трехэтапном)
преобразовании используется три частоты. В некоторых приемниках используется несколько промежуточных частот на каждом
этапе преобразовании – по одной промежуточной частоте для
каждого вида модуляции.
Выбор промежуточной частоты осуществляется таким образом, чтобы в итоге скорость потока данных, поступающих на
ПЦОС, являлась минимально возможной, что позволяет ПЦОС
выделить больше времени для обработки сигналов чем для операций ввода/вывода отсчётов сигналов.
В итоге АЦП преобразует аналоговый сигнал в цифровой
поток отсчётов и дальнейшая обработка выполняется в цифровой
264
форме. В модуле цифрового приёмника отсчёты с выхода АЦП
обрабатываются специализированным сигнальным процессором
или ПЛИС, реализующими цифровой понижающий преобразователь, DDC. Функции этого микропроцессорного устройства –
преобразование информативного спектра частот в область низких частот, квадратурная фильтрация и децимация отсчётов сигнала. Под децимацией в данном случае понимается уменьшение
частоты дискретизации сигнала путем удаления его отсчетов.
При децимации из исходной последовательности отсчетов a0, a1,
a2, … aj берется каждый N-й отсчет (N — целое число)a0, aN, a2N,
… ;N > 1, а остальные отсчеты отбрасываются. Модуль DDC производит децимацию отсчётов сигнала для того, чтобы скорость
потока данных с выхода DDC была сообразна ширине спектра
выходного сигнала. Цифровой повышающий преобразователь
DUC, выполняет противоположную функцию при преобразования на промежуточной частоты в сигнал для передачи.
Конфигурация специализированных сигнальных процессоров и параметры их функциональных блоков на рис. 13.6 определяются программой управления, что позволяет создавать универсальные радиоприемные и радиопередающие устройства с различными тактовыми частотами, видами модуляции, причем аппаратная часть остаётся без изменений.
В SDR рассматриваемый процесс реализуется с помощью
встроенного менеджера конфигураций (configuration manager),
который осуществляет инсталляцию/деинсталляцию, загрузку/выгрузку программного обеспечения управления устройством, а также управление параметрами доступа к радиосетям. В
более широком контексте менеджер конфигураций может рассматриваться как «интеллектуальный агент» управления.
Этот агент является активным программным приложением
управления, реализующим в зависимости от режима управления
(полностью автоматическое или управления с участием пользователя) функции выбора сети для предоставления требуемой
услуги. Конфигурирование осуществляется менеджером конфигурации динамически с адаптацией к окружающей телекоммуникационной среде.
265
13.6 Основные выводы по главе 13
1. В современных телекоммуникационных системах для
повышения производительности применяют конвейерную организацию вычислений. Конвейеры бывают векторные и скалярные, причем скалярные являются наиболее универсальными.
2. В современных телекоммуникационных системах широко применяются средства повышения энергоэффективности и
энергосбережения.
3. Многоядерные процессоры повышают эффективность
использования телекоммуникационных систем. Ядро представляет собой центральное процессорное устройство с регистрами,
выполненное вместе с другими ядрами на одном и том же кристалле МПр.
13.7 Вопросы для самоконтроля по главе 13
1. Что такое архитектура MIMD?
2. Что представляет собой ядро многоядерного процессора?
3. В чем достоинства физического распараллеливания вычислительных операций?
4. В чем состоят определенные недостатки многоядерных
процессоров?
5. Существует ли прямо пропорциональная зависимость
между количеством ядер и производительностью микропроцессора? Если да, то при каких условиях?
6. С чем связано повышенное выделение тепловой энергии
в процессоре?
7. Какие существуют алгоритмы оптимизации энергопотребления?
8. Что представляет из себя динамическое предсказание
ветвления в программе?
9. В чем, по-вашему, недостатки статического предсказания ветвления в программе?
266
Глава 14 Аппаратные средства сенсорных сетей
14.1 Архитектура состав сенсорных сетей
Сенсор – устройство, которое воспринимает некоторое воздействие или процесс (свет, давление, температуру), измеряет его
количественные и качественные характеристики и преобразует
результаты измерения в сигнал. Сигнал может быть электрический, химический или другого типа. Вместе с сенсорами широко
используются датчики – устройства, которые преобразуют один
вид энергии в другой, например в электрическую энергию или
сигнал, который далее может передаваться к вычислительным системам или контроллерам
К сигналу могут применяться множество операций, чтобы
подготовить его для дальнейшего использования: усиления (или
ослабления) для изменения величины сигнала, чтобы лучше соответствовать условиям аналогового – цифрового преобразования. Общая схема этапов, выполняемых при зондировании (получении данных) показана на рис. 14.1.
Рис. 14.1 – Общая схема обработки данных в сенсорных
сетях
Актуатор – исполнительное устройство, которое реагирует на поступивший сигнал для изменения состояния управляемого объекта. В актуаторе происходит преобразование типов
267
энергии, например, электрическая энергия, либо энергия сжатого
(разреженного) воздуха (жидкости, твёрдого тела) преобразуется
в механическую энергию.
Для формирования цифрового/дисктреного сигнала часто
применяются фильтры, чтобы удалить нежелательные шумы в
определенных частотных диапазонах (например, фильтры нижних частот может быть использованы для удаления помех частотой 50 или 60 Гц, создаваемыми окружающими линиями электропередач). После удаления помех аналоговый сигнал преобразуется в цифровой сигнал с помощью аналогового – цифрового преобразователя, АЦП. Сигнал теперь доступен в цифровом виде и
готов для дальнейшей обработки, хранения, или визуализации.
Таким образом, сенсорный узел – устройство, которое состоит, по крайней мере, из одного сенсора (может также включать один или нескольких актуаторов), и имеет вычислительные
и сетевые возможности применительно как к проводным, так и
беспроводным сетям.
Конструктивно сенсорный узел представляет собой печатную плату размером обычно не более нескольких кубических
сантиметров. На плате размещаются процессор, память – флэш–
и оперативная, цифро-аналоговые и аналого-цифровые преобразователи, радиочастотный приемопередатчик, источник питания
и различные датчики, актуаторы. Таким образом, аппаратная
часть узла беспроводной сети может быть разделена на следующие четыре подсистемы (рис. 14.2):
1) коммуникационная подсистема – обеспечивает беспроводные соединения с другими узлами в сенсорной сети и содержит радио приемопередатчик;
2) вычислительная подсистема – обеспечивает обработку
данных и функциональность узла и состоящая из микроконтроллера MCU, в состав которого входят процессор, оперативная
SRAM, энергонезависимая EEPROM и флэш память, аналогоцифровой преобразователь ADC, таймер, порты ввода/вывода;
3) сенсорная подсистема – обеспечивает соединение сенсорного беспроводного узла с внешним миром, в состав которой
могут входить аналоговые и цифровые сенсоры, актуаторы;
4) подсистема электропитания – обеспечивает энергетическое снабжение всех элементов беспроводного сенсорного узла
268
и включает устройства аккумулирования и выдачи энергии, а
также регулировки напряжения.
Рис. 14.2 – Функциональные подсистемы узла беспроводной
сенсорной сети
Датчики могут быть самыми разнообразными. Чаще других используются датчики температуры, давления, влажности,
освещенности, вибрации, местоположения, реже — магнитоэлектрические, химические (например, измеряющие содержание CO,
CO2, уровень радиационного фона), звуковые и некоторые другие. Набор применяемых датчиков зависит от функций, выполняемых беспроводными сенсорными сетями.
На рис. 14.3 показан пример сенсорного узла, где сенсор/актуатор подключается непосредственно к линиям ввода/вывода с помощью коннекторов непосредственно на печатной плате
(вариант b), так и с помощью прямых соединений на контактах
интегральной микросхемы (варианты a и с). В данном случае печатная плата сенсора BTsense размером 2 х 4 см подключается к
сенсорному узлу BTnode с помощью коннектора J2.
В качестве сенсора может использоваться следующее оборудование:
 Температурный сенсор TC74
 Аналоговый световой сенсор TSL250R/TSL251R и аналоги;
269
I2C;
 Пассивный инфракрасный датчик движения AMN1
 Любой цифровой сенсор со стандартной внешней шиной
 Один произвольный внешний аналоговый сенсор.
Рис. 14.3 – Подключение сенсора к печатной плате
Как пример вычислительной подсистемы MCU можно рассмотреть маломощный точный аналоговый микроконтроллер с
двумя сигма–дельта АЦП с использованием ЦПУ ARM Cortex–
M3 типа ADuCM360|CM361 производства компании Analog Devices (см. рис 4.6.)
Это микроконтроллер может работать в одно– или двухканальном режиме и имеет следующие характеристики:
 Разрядность АЦП – 24 бита;
 Диапазон частот – от 3,5 Гц до 3,906 кГц;
 Подавление шумов 50/60 Гц;
 дифференциальных аналоговых входов (т.е. 2 входа на 1
канал, глее есть возможность получать сигнал по двум входам и
270
сравнивать значения сигнала между входами) или 11 несиметричных входов (1 вход на 1 канал).
 Напряжение электропитания – 18 В до 3,6 В.
 128 программируемых коэффициентов усиления (PGA)
 Выходная разрядность ЦАП – 12 бит
 Разрядность RISC процессора 32 бита
 Размер flash памяти (ЭСППЗУ) – 128 Кбит
 Размер ОЗУ SRAM памяти – 8 Кбайт
 Внешние шины – две SPI, I2C, UART, GPIO.
 Размер корпуса – 7 x 7 мм, 48 выводов.
 Рабочий диапазон температур от – 400 С до + 1250С.
 Осцилляторы – 32 кГц.
Данный контроллер выполнен по системе SoC и напрямую
подключается к внешним сенсорам и может организовать их
электропитание. Микроконтроллер может работать от автономной батареи с расходом тока 290 мкА на каждый мегагерц тактовой частоты контроллера (включая и затраты на ОЗУ). Для экономии электроэнергии поддерживает «спящий» режим с потреблением тока 4 мкА. Для «пробуждения» устройства используется
специальный таймер иди прерывание от внешнего устройства .
АЦП микроконтроллера содержат две блока параллельных
фильтров, что обеспечивает высокую точность измерения уровней входного аналогового сигнала от сенсоров.
При использовании PGA один логический блок LSB включает 20 одновременно изменяемых бит за 10 мкс. Время запуска
процессора после включения – 41 мс, а после «пробуждения» –
30,8 мкс.
Когда определенное число взаимодействующих и взаимосвязанных датчиков совместно контролируют определенную физическую среду, они образуют беспроводную сенсорную сеть
(БСС).
Беспроводная сенсорная сеть – распределённая, самоорганизующаяся сенсорная сеть множества сенсоров и исполнительных устройств, объединенных между собой посредством радиоканалов.
Датчики (узлы) БСС общаются не только друг с другом, но
и с базовой станцией (БС), выполняющей функции главного узла
271
и ретранслирующей информацию другим объектам системы
сбора данных.
Такое архитектурное решения позволяет единичным датчикам (сенсорам) передавать информацию для удаленной обработки, визуализации, анализа и хранения.
На рис. 14.4 показаны, в качестве примера, две сенсорных
сети (два сенсорных поля), которые контролируют две различных
географических территории с подключением с использованием
базовых станций.
Возможности сенсорных узлов в беспроводной сенсорной
сети могут широко варьироваться. В частности, единичный датчик может контролировать один физический процесс, в то время
как более сложные устройства – узлы – могут объединить различные методы зондирования (например, акустические, оптические,
магнитные).
По радиусу действия и назначению современные беспроводные сети можно разделить на следующие:
 персональные сети WPAN (Wireless Personal Area Network) – от 0,01 до 1 метра;
 локальные сети WLAN (Wireless Local Area Network) – от
1 метра до 100 метров;
 городские сети WMAN (Wireless Metropolitan Area Network) – от 100 метров до 5 км;
 глобальные сети WWAN (Wireless Wide Area Network) от
5 км и более.
Сбор данных беспроводной сенсорной сетью может производиться различными способами в зависимости от целевого
назначения конкретной сети.
Принимая во внимание различные способы использования
сетевых ресурсов, беспроводные сенсорные сети можно разделить на классы в зависимости от вида их функционирования и
типа целевого использования:
272
Рис. 14.4 – Пример взаимодействия в БСС
1. Проактивные сети. Узлы такой сети периодически
включают свои сенсоры и передатчики, снимают показания и передают их на базовую станцию. Таким образом, они делают "моментальную фотографию" своего окружения с некоторой периодичностью и используются обычно для приложений, требующих
регулярного мониторинга некоторых значений.
2. Реактивные сети. Узлы реактивных сетей с некоторой
периодичностью снимают показания, однако не передают их,
если полученные данные попадают в определенную область нормальных показаний. В то же время сведения о неожиданных и
резких изменениях в показаниях датчиков или их выходе за диа-
273
пазон нормальных значений незамедлительно передаются на базовую станцию. Этот вид сети предназначен для работы с приложениями реального времени.
3. Гибридные сети. Это комбинация двух вышеперечисленных типов, где сенсорные узлы не только периодически отправляют снятые данные, но и реагируют на резкие изменения в значениях.
В настоящее время для сопряжения БСС с сетями связи общего пользования (ССОП) используется протокол беспроводных
персональных сетей на базе сетевого протокола IPv6 с низким
энергопотреблением 6LoWPAN (IPv6 over Low power Wireless
Personal Area Networks), предложенный IETF, который позволяет
интегрировать сенсорные сети в существующее семейство сетей
стека протоколов TCP/IP.
Данный протокол позволяет передавать IP-пакеты поверх
стандарта IEEE 802.15.4 способом, удовлетворяющим открытым
стандартам (протокол IPv6). При этом обеспечивается взаимодействие с другими IP-каналами и устройствами. Протокол
6LoWPAN создан для маломощных беспроводных персональных сетей (LoWPANs) и описан в документах IETF RFC4919 и
RFC4944.
В архитектуре сети 6LoWPAN (рис. 14.5) определены три
типа логических устройств (оконечный узел, маршрутизатор и
шлюз), а также три вида сетей:
 Простая LoWPAN;
 Расширенная LoWPAN;
 Ad hoc LoWPAN».
Как видно из рисунка 14.5, «Ad hoc LoWPAN» не подключена к ССОП, «Простая LoWPAN» подключена к ССОП через
один шлюз, а «Расширенная LoWPAN» включает в себя несколько шлюзов, связанных с ССОП и друг с другом посредством
магистральной линии связи.
274
Рис. 14.5 – Архитектура сети 6LoWPAN
14.2 Аппаратные средства радиочастотных меток RFID
Радиочастотная идентификация RFID (англ. Radio
Frequency IDentification) – общий термин, используемый для обозначения систем, которые беспроводным путем посредством радиоволн считывают идентификационный номер (в форме уникального серийного номера) какого-либо предмета или человека.
RFID относится к обширной области технологий автоматической
идентификации (Auto-ID), которые включают в себя также штриховые коды, оптические считыватели и некоторые биометрические технологии, как например, сканирование сетчатки глаза.
Любая RFID-система состоит из считывающего устройства (считыватель, ридер или интеррогатор) и транспондера (он же RFID-
275
метка, иногда также применяется термин RFID-тег), как показано
на рис. 14.6.
Рис. 14.6 – Основные компоненты системы радиочастотной идентификации: слева – считывающее устройство (ридер),
справа – транспондер (метка)
По дальности считывания RFID-системы можно подразделить на системы:
 ближней идентификации (считывание производится на
расстоянии до 20 см);
 идентификации средней дальности (от 20 см до 5 м);
 дальней идентификации (от 5 м до 100 м).
Основой технологии RFID и главным ее компонентом является метка (англ. tag) или транспондер (transmitter - передатчик,
responder - ответчик), содержащая определенную информацию
(например, о продукте, о производстве, месте назначения, сроке
реализации и др.), передаваемую на считыватель, когда тот проводит опрос метки.
Большинство RFID-меток состоит из двух частей (см. рис.
14.7):
первая часть – интегральная схема для хранения и обработки информации, модулирования и демодулирования радиочастотного сигнала и некоторых других функций.
вторая часть – антенна для приёма и передачи сигнала.
276
Рис. 14.7 – Принципиальная схема RFID метки: слева –
метка с индуктивной связью, справа – микроволновая метка с
антенной-диполем
RFID система работает по следующему принципу: радиосигнал посылается считывателем транспондеру (метке), который
принимает его и отражает (пассивная метка) или генерирует выходной сигнал (активная метка).
В процессе считывания метки происходит передача данных
из ее памяти в компьютер, где информация обрабатывается и выводится в понятном для восприятия виде. Конструктивно RFIDметка обычно состоит из микрочипа, прикрепленного к радиоантенне. Компактность RFID-меток зависит от размеров внешних
антенн, которые по размерам превосходят чип во много раз и, как
правило, определяют габариты меток.
Для извлечения данных, хранящихся на RFID-метке, используется считывающее устройство – ридер (англ., reader). Типичный ридер состоит из одной или нескольких антенн, которые
излучают радиоволны и принимают сигналы от метки. Далее полученная информация (идентификационный номер метки, ID
считывающего устройства и время, когда метка была прочитана)
в цифровом виде передается в компьютерную систему для дальнейшей обработки. Следует учитывать, что считыватели должны
работать на той частоте, для которой предназначены метки.
Функции, выполняемые RFID считывателем:
1. Энергоснабжение пассивных меток за счет передачи
энергии меткам с использованием электромагнитного поля.
2. Чтение данных, которые хранятся на метке.
277
3. Запись данных на метку – используя метки с возможностью чтения-записи, данные можно менять, добавлять новые и
удалять старые, в любое время на протяжении всего жизненного
цикла продукта.
4. Связь с компьютером – считыватель отвечает за транспортировку информации между метками и компьютером, это
происходит посредством порта Bluetooth, сети Ethernet или других проводных или беспроводных технологий.
Конструктивно считыватели бывают ручные, настольные и
стационарные.
Ручные считыватели применяются для поиска нужных товаров и применяются на складах, в библиотеках, в розничных магазинах и т.д. Стационарные считыватели используются как для
считывания, так и для программирования RFID меток. С помощью них можно записать, стереть, перезаписать информацию с
метки. В основном они используется в библиотеках, на складах.
Дальность действия системы RFID зависит от размеров антенн, имеющихся у меток и считывателей. Антенны могут быть
двух видов: вмонтированые в метку и корпусированные. В первом случае антенна RFID метки монтируется на ту же поверхность, что и микрочип и помещается с ней в один корпус. Размеры корпуса метки обычно определяется размером и формой антенны. Сам микрочип метки же может быть крайне мал.
В зависимости от потребностей приложений подходы к
корпусировке антенн считывателей имеют свои различия. В переносных устройствах, антенна крепится на сам считыватель, в
других, размещается на расстоянии от него. Здесь может быть
смонтировано сразу несколько антенн (так называемые RFID-ворота), которые расположены таким образом, что позволяет повысить качество считывания и дальность сигналов радиоволн.
В RFID метках используется следующие диапазоны частот:
1. Низкие частоты (НЧ) LF (Low Frequency) – до 135 кГц.
Регулирующий стандарт - ISO/IEC 18000-2. Такие метки лучше
других работают вблизи жидкостей и металлов, из-за чего этот
стандарт стал особенно популярным в области опознавания животных. НЧ метки могут считываться с расстояния в несколько
сантиметров и имеют самую низкую скорость передачи данных.
Пассивные метки данного диапазона имеют низкие цены, однако
278
в связи с большой длиной волны существуют проблемы со считыванием на большие расстояния, а также проблемы, связанные
с появлением коллизий при считывании.
2. Высокая частота (ВЧ) HF (High Frequency) – 13,56 МГц,
стандарт - ISO/IEC 18000-3. Метки 13 МГц дешевые, не имеют
экологических и лицензионных проблем, хорошо стандартизованы, имеют широкую линейку решений, стандартизованные алгоритмы шифрования. Широко применяются в таких областях,
как карты контроля доступа, платежные карты, борьба с подделкой товаров, отслеживание книг и т.д. ВЧ метки могут считываться на расстоянии до 1м. Существуют проблемы со считыванием на большие расстояния, считывание в условиях высокой
влажности, при наличии металла, а также проблемы, связанные с
появлением коллизий при считывании.
3. Сверхвысокая частота UHF (Ultra-High Frequency) –
433 МГц, стандарт - ISO/IEC 18000-7. Метки обладают наибольшей дальностью регистрации, есть антиколлизионные механизмы. В UHF RFID-системах по сравнению с LF и HF ниже стоимость меток, хотя выше стоимость прочего оборудования. Активные метки (радиометками с элементами питания) обеспечивают максимальную дальность считывания (до 1 км) и надежность считывания до 100%. Основной недостаток – стоимость меток, на порядок превышающая стоимость пассивных UHF меток.
5. Сверхвысокие частоты (СВЧ) UHF (Ultra High
Frequency) – диапазон 860-930 МГц, стандарт - ISO/IEC 18000-6.
Самый популярный диапазон в современных RFID системах, считываются на расстоянии до 10 метров, скорость передачи данных
более 128 Кбит/сек. Данный стандарт стал основным в таких областях, как логистика и управление цепочками поставок. В настоящее время частотный диапазон СВЧ открыт для свободного использования в России в так называемом «европейском» диапазоне – 863–868 МГц.
6. Микроволновые частоты SHF (Super High Frequency) –
2,45 – 5,8 ГГц, стандарт ISO/IEC 18000-3. Используются в таких
областях, как промышленная автоматизация, электронный сбор
платежей и контроль доступа. Имеют диапазон считывания, сопоставимый с UHF (СВЧ), и более высокие скорости передачи
279
данных. Используемые метки являются в основном активными
или полуактивными, что ограничивает области их применения.
14.3 Основные выводы по главе 14
1. В современных телекоммуникационных системах для
сенсорных сетей используют передовые телекоммуникационные
технологии и аппаратные средства.
2. При использовании в телекоммуникационных системах
радиочастотных меток RFID используются различные аппаратные средства организации системы. В первую очередь антенны
и радиочастотные контуры приема-передачи различного назначения.
14.4 Вопросы для самоконтроля по главе 14
1. Что такое датчик, для чего он применяется в составе сенсора?
2. Для чего необходима коммуникационная подсистема в
составе сенсорного узла?
3. Могут ли АЦП и ЦАП одновременно входить в состав
MCU–контроллера сенсорного узла?
4. С какой периодичностью аппаратные средства сенсорных сетей передают показания?
5. На каком расстоянии работают RFID–метки от считывателя и от чего это зависит?
280
Список сокращений и обозначений
AAU (Application Accelerator Unit) – Блок ускорителя приложений
AMR–WB (Adaptive Multi-Rate Wide-Band (codec)) – Широкополосный
кодек с адаптивной скоростью передачи согласно Рек. МСЭ–
Т G.722.2.
ANSI (American National Standard Institute) – Американский национальный институт стандартов, США
API (Application Programming Interface) – Прикладной программный интерфейс
ASIC (Application-Specific Integrated Circuit) – Интегральная схема, ориентированная на приложение; заказная микросхема
ATA (Advanced Technology Attachment) – «Присоединение по передовой технологии», параллельная шина ввода-вывода для подключения внешних устройств
ATM (Asynchronous Transfer Mode) – Асинхронный режим переноса
ATU (Address Translation Unit) – Блок трансляции адресов
BAPM (Base Processor Master) – Базовый процессор ведущий
BAPS (Base Processor Slave) – Базовый процессор ведомый
B:CMY (Bus to Common Memory) – Шина доступа к общей памяти
BER (Basic Encoding Rules) – Базовые правила кодирования (данных)
BERT (Bit Error Testing) – Тестирование бита обнаружения ошибок
BIOS (Base Input/Output System) – Базовая система ввода/вывода
СА (Сommunication Area) – Зона (область) связи в СP113c
CAP (Call Acсess Processor) – Процессор обработки вызовов
CD (Compact Disk) – Компакт–диск (оптический носитель информации)
CDMA (Code division multiplexing access) – Технология мультидоступа
с кодовым разделением каналов
CDR (Call Detail Record) – Подробная запись о состоявшихся соединениях
CI (Сommon Interface) – Общий интерфейс
CISC (Сomplex Instruction Set Computer) – Компьютер (вычислитель) со
сложной системой команд
CCS №7 (Common Channel Signaling number 7) – Общеканальная система сигнализации №7
281
CLB (Сonfigurable logic blocks) – Изменяемые (конфигуриремые) блоки
логики
CLMA (Central Alarm) – Центральная плата аварий
CMP (Chip Multiprocessors) – Несколько процессоров на одном кристалле
CMY (Common Memory) – Общая память
CMYC (Common Memory Control) – Контроллер общей памяти
CMYDIO (Common Memory, Datanet an Input/Output Stage) – Схема
ввода/вывода по сети данных при доступе к общей памяти
CMYMFC (Сommon Memory, Maintenance Facilities an Cycle Control) –
Контроллер циклов при обращении к общей памяти
CMYM (Common Memory Medium) – Запоминающая среда общей памяти
CP (Coordination Processor) – Координационный процессор в АТСЭ
EWSD
CPU (Central Processing Unit) – Центральное процессорное устройство
CRC (Сyclical redundancy check) – Контроль с помощью циклического
избыточного кода
CSI (Communication Servises Interface) – Интерфейс коммуникационных
сервисов
CSR (Code Sender-Receiver) – Кодовый приемо-передатчик
DACK (DMA Acknowledge) – Подтверждение доступа DMA
DDС (Digital Down Converter) – Цифровой понижающий преобразователь
DDR (Double Data Rate) – Удвоенная скорость передачи данных
DMA (Direct Memory Access) – Прямой доступ к памяти
DMCA (Direct Memory Controller Access) – Контроллер прямого доступа
в память
DMI (Direct Media Interface) – Интерфейс управления средой переноса
DMU (Data Memory Unit) – Устройство памяти данных
DRAM (Dynamic Access Memory) – Динамическая память с произвольным доступом (к данным)
DRQ (DMA Request) – Запрос доступа DMA
DSA (Digital Signature Algorithm) – Алгоритм с использованием открытого ключа для создания электронной подписи
282
DSP (Digital signal processor) – Цифровой сигнальный процессор (процессор цифровой обработки сигналов)
DTMF (Dual-Tone Multi Frequency) – Двухтональный многочастотный
набор
DVD (Digital Versatile Disk) – Универсальный цифровой диск
DUC (Digital Up Converter) – Цифровой повышающий преобразователь
DUV (Deep-Ultraviolet) – Глубокое ультрафиолетовое излучение
ECC (Error Correction Code) – Код проверки/коррекции ошибки
EDGE (Enhanced Data-rates for GSM Evolution) – Технология повышения
скорости передачи данных для эволюции GSM–сетей
EEI (External Environment Interface) – Интерфейс с внешней средой
EISA (Extended (enhanced) industry standard architecture) – Расширенная
стандартная архитектура для промышленного применения
(стандартная общесистемная шина 32-х разрядных процессоров).
EM (Extention Module) – Модуль расширения
EPON (Ethernet Passive Optical Network) – Пассивная оптическая сеть
Ethernet
EPROM (Еrasable Programmable Read-Оnly Memory) – Стираемое программируемое постоянное запоминающее устройство с возможностью чтения
ETC (Exchange Terminal Circuit) – Станционное оконечное оборудования
ETSI (European Telecommunication Standard Institute) – Европейский институт по стандартизации в телекоммуникациях
FAT (File Allocation Table) – Таблица размещения файлов
FAT32 (File Allocation Table 32) – Таблица размещения файлов в 32-х
разрядной операционной системе
FDDI (Fibre Distributed Data Interface) – Волоконно-оптический распределенный интерфейс передачи данных
FEPROM (Flash Erasable Programmable Read only Memory) – Быстро стираемое электрически программируемое постоянное запоминающее устройство с возможностью чтения
FIFO (First Input, First Out) – Первый пришёл, первый ушёл (дисциплина
обслуживания заявок в очереди)
283
FPGA (Field–Programmable Gate Array) – Программируемая <пользователем> логическая матрица; программируемая вентильная
матрица; логическая матрица, коммутируемая пользователем.
FPU (Floating Point Unit) – Устройства обработки данных с плавающей
точкой
FSB (Front-Side Bus) – Фронтальная (системная) шина
FTAM (File Transfer Access Method) – Управление доступом передачи
файлов
FXO (Foreign Exchange Office) – Точка/порт включения аналоговой абонентской линии в средстве связи
FTP (File Transfer Path) – Протокол передачи файлов
FXS (Foreign Exchange Station) – Точка/порт включения аналоговой абонентской линии на АТС или УПАТС
GMII (Gigabit Media Independent Interface) – Открытый интерфейс с гигабитной средой передачи
GNU (GNU is Not Unix) – Неправительственный международный проект по свободному распространению программного обеспечения
GP (Group Processor) – Групповой процессор в АТСЭ EWSD
GPIO (General Purpose Input/Output) – Интерфейс (линии) ввода-вывода
общего назначения
GPRS (General Packet Radio Service) – Общая радиослужба передачи
данных
GSM (Global System for Mobile Communications) – Глобальная система
подвижной радиосвязи (система сотовой связи)
HDB3 (High-Density Bipolal) – Биполярный код высокой плотности.
HDLC (High-level Data Link Control) – Протокол высокого уровня для
управления каналом передачи данных
HCI (Human-Computer Interface) – Человеко-машинный интерфейс
HTTP (Hypertext Transfer Protocol) – Протокол передачи гипертекстовой
информации
HTML (HyperText Markup Language) – Язык гипертекстовой разметки
(в сети Интернет)
IEEE (Institute of Electrical and Electronics Engineers) – Институт инженеров по электротехнике и электронике
284
IEC (International Electrotechnical Commission) – Международная электротехническая комиссия
IETF (Internet Engineering Task Force) – Рабочая группа по инженерным проблемам Интернета
INTA (INTerrupt Acknowledgement) – Сигнал подтверждения прерывания
IOC (Input/Output Control) – Управление вводом/выводом (процессор)
IOP (Input/Output Processor) – Процессор управления вводом/выводом
IOP:MB (Input/Output Processor for Message Buffer) – Процессор управления вводом/выводом для буфера сообщений
IOP:UNI (Input/Output Processor Universal) – Процессор управления вводом/выводом универсальный
IORQ (Input – Output Request) – сигнал инициализации (порта) вводавывода
IPTV (Internet protocol television) – Телевидение, передаваемое по IP
iSCSI (internet Small Computer Systems Interface) – Интерфейс малых
компьютерных систем при подключении к сети Интернет
(стандарт высокоскоростного параллельного интерфейса, разработанный ANSI, используется для подключения к компьютеру периферийных устройств, других компьютеров или
ЛВС)
IP (Internet Protocol) – Протокол межсетевого взаимодействия
IPC (Interprocessing Communication) – Межпроцессоное взаимодействие
IRQ (Interrupt Request) – Запрос на прерывание
ISA (Industry-Standard Architecture) – «Промышленный стандарт архитектуры» – название системной шины IBM PC/XT.
ISDN (Integrated Service Digital Network) – Цифровая сеть с интеграцией
служб, ЦСИС.
ISI (Information Services Interface) – Интерфейс информационных услуг
ISO (International Standard Organization) – Международная организация
по стандартизации
I/O (Input/output) – Ввод/вывод
ITU (International Telecommunication Unit) – Международный союз электросвязи
285
ITU-T (International Telecommunication Unit – Standardization Sector) –
Международный союз электросвязи – сектор стандартизации
IU (Integer Unit) – Целочисленное устройство, блок вычислений целых
чисел
IXA (Internet Exchange Architecture) – Архитектура поддерживающая
обмен информацией через сеть интернет
JTAG (Joint Test Action Group) – Объединенная группа по вопросам тестирования цифровых схем и одноименный интерфейс по
стандарту IEEE 1149.1.
LAN (Local Area Network) – Локальная вычислительная сеть
LMY (Local Memory) – Локальная память (локальное оперативное запоминающее устройство)
LSU (Load/Store Unit) – Блок хранения и загрузки данных
LTE (Long Term Evolution) – Технология долгосрочного развития (радиосетей следующего поколения)
MAC (Media Access Control) – Управление доступом к среде (передачи)
MAS (Master) – Ведущий
MB (Message Buffer) – Буфер сообщений
MCU (Module Control Unit) – Блок управления модулем
MDD (Mediation Disk Device) – Накопитель на жёстком магнитном
диске¸ НЖМД
MEMS (Microelectromechanical Systems) – Микроэлектромеханические
системы
MESI (Modified, Exclusive, Shared, Invalid) – «Модифицированная, Исключительная, Общая, Негодная» область кэш памяти; протокол работы с кэш-памятью
MIB (Management Information Base) – База информации управления
MII (Media Independent Interface) – Интерфейс, не зависящий от среды
передачи
MIMD (Multiple Instruction Multiple Data) – Много потоков команд,
много потоков данных
MIS (Management Information Service) – Услуга информации по управлению
MISD (Multiple Instruction Single Data) – Много потоков команд, один
поток данных
286
MGCP (Media Gateway Control Protocol) – Протокол управления медиашлюзами
MMU (Memory Management Unit) – Устройство управления памятью
MMX (Multimedia Extensions, Matrix Math Extensions) – Расширение системы команд микропроцессора для обработки мультимедийной информации
MP (Main Processor) – Главный процессор
MPCP (Multi-Point Control Protocol) – Протокол управления многоточечным обменом
MPLS (Multi-Protocol Label Switch) – Многопротокольная коммутация
на основе меток
MREQ (Memory Request) – Cигнал инициализации памяти микропроцессора
MU (Messaging Unit) – Блок сообщений
MUXS
(Multiplexer slave) – Подчинённый мультиплексор
NIC (Network Interface Card) – Сетевая интерфейсная карта
NRZ (Non-Return to Zero) – «Без возврата к нулю» – метод бинарного
кодирования информации, при котором единичные биты
представляются положительным значением, а нулевые отрицательным
NTFS (New Technology File System) – файловая система, применяемая
начиная с операционной системы Windows NT. Поддерживает
объектно-ориентированные приложения и технологию самовосстановления.
OA&M (Operation, Administration and Maintenance) – Техническое обслуживание, администрирование и техническая эксплуатация
OC (Optical Carrier) – Носитель оптического сигнала
OLT (Optical Line Terminal) – Оптический линейный терминал
OMG (Object Management Group) – Группа по управлению объектами,
неправительственная организация
OMT (Operations and Maintenance Terminal) – Терминал (ПЭВМ) технического обслуживания и эксплуатации
ONU (Optical Network Unit) – Оптический сетевой блок
OS (Operation System) – Управляющая система (операционная система)
OSF (Operation System Function) – Функция управляющей системы
287
OSI (Open System Interaction) – Взаимосвязь открытых систем
PBA (Printed Board Assembly) – Печатная плата
PBI (Peripheral Bus Interface unit) – Блок интерфейса периферийной
шины
PCI (Peripheral Component Interconnect) – Межкомпонентное соединения с периферийными элементами. Промышленный стандарт
32-х разрядной системной шины с возможностью расширения
до 64 разрядов.
PCS (Physical Coding Sublayer) – Физический подуровень кодирования
PIC (Programmable Interrupt Controller) – Программируемый контроллер
прерываний
PMON (Performance Monitoring Unit) – Блок мониторинга производительности
PON (Passive Optical Network) – Пассивная оптическая сеть
PPP (Point-to-point protocol) – Протокол соединения «точка–точка»
PU (Processing Unit) – Блок (процессор) обработки данных
РЕХ (Program Executor) – Подсистема выполнения программ, модуль
QPI (QuickPath Interconnect) – Шина кратчайшего межсоединения – локальная шина разработки компании Intel.
ROADM (Reconfigurable Optical Add-Drop Multiplexer) – Реконфигурируемый мультиплексор добавления–выделения.
QoS (Quality of Service) – Качество обслуживания
RAID (Redundant Array of Independent Disks) – Избыточный (резервированный) дисковый массив, состоящий из независимых накопителей на жёстких магнитных дисках.
RAM (Random Access Memory) – Устройство памяти с произвольной
выборкой данных, ЗУПВ (см ОЗУ).
RD (Read) – Сигнал «Чтение» («Считывание»), например, из ОЗУ.
rDPA (Reconfigurable Datapath Array) – Реконфигурация матрицы информационных каналов
RFC (Request For Comments) – «Необходим комментарий», (обозначение документа IETF).
RISC (Redused Instruction Set Computer) – компьютер (вычислитель) с
сокращенной системой команд
288
ROM (Read–Only Memory) – Память только с возможностью чтения
(считывания)
RSA (Rivest, Shamir, and Adelman (algorithm)) – Алгоритм шифрования
(криптографический алгоритм) по схеме открытого ключа
RTP (Real Time Protocol) – Транспортный протокол реального времени
SAS (Serial Attached SCSI) – Последовательно подключенный интерфейс малых компьютерных систем
SATA (Serial Advanced Technology Attachment) – Последовательное соединение по новейшей технологии, тип интерфейса для подключения НЖМД
SCSI (Small Computer Systems Interface) – Интерфейс малых компьютерных систем (стандарт высокоскоростного параллельного интерфейса, разработанный ANSI, используется для подключения к компьютеру периферийных устройств, других компьютеров или ЛВС)
SDH (Synchronous Digital Hierarchy) – Синхронная цифровая иерархия
SDR (Software Defined Radio) – Радиотерминал с программным управлением интерфейсами радиодоступа
SDRAM (Synchronous dynamic RAM) – Синхронное динамическое запоминающее устройство (физичекская память) с произвольной
выборкой данных, ЗУПВ.
SIP (Session Initiation Protocol) – Протокол инициирования/установления сеансов связи
SIMD (Single Instruction Multiple Data) – Один поток команд, много потоков данных.
SISD (Single Instruction Single Data) – Один поток команд, один поток
данных
SLA (Service Level Agreement) – Соглашение об уровне обслуживания
SMT (Simultaneous Multi-Threading) – Одновременное выполнение потоков
SNMP (Simple Network Management Protocol) – Простой протокол сетевого управления
SoC (System-on–Chip) – Система на кристалле (способ изготовления
микропроцессорных систем и устройств)
289
SPARC (Scalalable Processor Architecture) – Наращиваемая/масштабируемая архитектура процессора (архитектура процессоров с изменяемой производительностью)
SPR (Spare) – Резервный
SRAM (Static Random Access Memory) – Статическая память с произвольным доступом (к данным)
SSE (Streaming SIMD Extension) – Дополнительный набор команд микропроцессора c архитектурой SIMD для обработок потоков
данных
SSP (Synchronous Serial Port) – Блок синхронного последовательного
порта
STM (Synchronous Transport Module) – Синхронный транспортный модуль.
SQL (Server-Client Language) – Язык запросов «Сервер-клиент» (архитектура «клиент-сервер»)
TCP (Transmission Control Protocol) – Протокол контроля передачи (входит в стек протоколов TCP/IP)
TDP (Thermal Design Power) – Мощность системы теплооотвода, конструктивная тепловая мощность (микропроцессора).
TMF (Telecommunication Management Forum, TeleManagement Forum) –
Форум по управлению телекоммуникациями, неправительственная организация
TMN (Telecommunications Management Network) – Сеть управления
электросвязью
TPID (Tag Protocol Identifier) – Идентификатор меток протокола IEEE
802.1q
TUG (Tributary Unit Group) – Группа трибутарных (компонентных) блоков
UART (Universal Asynchronous Receiver/Transmitter) – Универсальный
асинхронный приемопередатчик
UDP (User Datagram Protocol) – Протокол передачи дейтаграмм пользователя
UMTS (Universal Mobile Telecommunications System) – Универсальная
система мобильной связи
290
UNA (Unavailable) – Устройство не готово (отсутствует операционная
готовность)
UNI (User-Network Interface) – Интерфейс «пользователь – сеть».
USB (Universal Series Bus) – Универсальная шина с последовательной
передачей бит
VESA (Video Electronics Standart Association) – Ассоциация стандартов
видео и электроники, международная некоммерческая организация, разработавшая стандарт локальной шины микропроцессора VL-bus
VID (VLAN Identifier) – Идентификатор VLAN согласно IEEE 802.1q
VLAN (Virtual Local Area Network) – Виртуальная локальная вычислительная сеть, стандарт IEEE 802.1q
VL-bus (VESA Local Bus) – Локальная шина VESA (в основном для микропроцессоров i386, i486)
VLIW (Very Long Instruction Word) – Длинное командное слово
VMEbus (VersaModule Eurocard bus) – Европейский стандарт шины реального времени
VOA (Variable Optical Attenuator) – Изменяемый оптический аттенюатор, согласно Рек. МСЭ–Т G.696.1.
VoIP (Voice over IP) – передача голоса по протоколу IP
VPN (Virtual Privet Network) – виртуальная частная (выделенная) сеть
VC (Virtual Container) – Виртуальный контейнер
VС-n (Virtual Container of level n) – Виртуальный контейнер уровня n
(n=1,2,3,4,12)
WDM (WaveDivision Multiplexing) – Мультиплексирование по длине
волны
Wi-Fi (Wireless Fidelity) – торговая марка, обозначающая группу стандартов беспроводной связи IEEE 802.11x (дословный перевод
«беспроводная точность»)
WiMAX (World Interoperability for Microwave Access) – коммерческое
название технологии беспроводного широкополосного доступа по стандарту IEEE 802.16x (дословно «Мировая способность к взаимодействию при доступе на сверхвысоких частотах»)
WR (Write) – Запись
291
X.25 – Сеть передачи данных по протоколу X.25
WAN (Wide Area Network) – глобальная вычислительная сеть
А – Адресная часть (поле) формата команды
АА – Абсолютный адрес
АК – Абонентский комплект
АЛУ – Арифметико-логическое устройство
АСУ – Автоматизированная система управления (сетью связи)
АТСЭ – Автоматическая телефонная станция (электронная)
АЦП – Аналогово-цифровое преобразование
БД – База данных
БИС – Большая интегральная схема
БПФ – Быстрое преобразование Фурье
БРОН – Блок регистров общего назначения
ВВ – Ввод/вывод
ВУ – Внешние устройства
ГОСТ – Государственный стандарт
ГОСТ Р – Государственный стандарт России
ГУУ – Групповое управляющее устройство
ЗИП – Запасные инструменты и приборы
Зп – Операция записи в физическую память
ЗУ – Запоминающее устройство
ЗУПВ – Запоминающее устройство с произвольной выборкой
ИКМ – Импульсно-кодовая модуляция
ИСО – Международная организация по стандартизации
ИУУ – Индивидуальное управляющее устройство
К-МОП – Кремний – металл – окисел – полупроводник (конструкция
микросхемы)
КОП – Код операции
ЛВС – Локальная вычислительная сеть (см. LAN)
МСЭ – Международный союз электросвязи
МСЭ-Т – Сектор стандартизации электросвязи МСЭ
МПК – Микропроцессорный комплект
МПр – Микропроцессор (микропроцессоры)
МЭК – Международная электротехническая комиссия (см. IEC)
292
МЭМС – Микроэлектромеханические системы.
НСД – Несанкционированный доступ (к данным, к оборудованию)
НЖМД – Накопитель на жёстком магнитном диске
НМЛ – Накопитель на магнитной ленте
НОД – Накопитель на оптическом диске
ОЗУ – Оперативное запоминающее устройство (с произвольной выборкой)
ОКС№7 – Система сигнализации по общему каналу номер семь
ПЗУ – Постоянное запоминающее устройство
ПО – Программное обеспечение
ППЗУ – Перепрограммируемое постоянное запоминающее устройство
ПЛИС – Программируемая логическая интегральная схема
ПСП – Псевдослучайная последовательность
ПУУ – Периферийное управляющее устройство
ПЦОС – Процессор цифровой обработки сигналов (см. ЦСП)
ПЭВМ – Персональная электронно-вычислительная машина
РД – Руководящий документ
РОН – Регистр общего назначения
СБИС – Сверхбольшая интегральная схема
СОЗУ – Сверхоперативное запоминающее устройство
СОП – Система отладки программ
СППЗУ – Стираемое (ультрафиолетовым излучением) перепрограммируемое постоянное ЗУ
СПТО – Система программ технического обслуживания
СУБД – Система управления базами данных
СУЭС – Сеть управления электросвязью
СчК – Счётчик команд
ТО – Техническое обслуживание (operation)
ТТЛ – Транзисторно-транзисторная логика
ТФОП – Телефонная сеть связи общего пользования (также ТфСОП)
ТЭ – Техническая эксплуатация (maintenance)
ТЭЗ – Типовой элемент замены
УПАТС – Учрежденческо-производственная АТС
УУ – Устройство управления
ЦАП – Цифро-аналоговое преобразование
293
ЦСИС – Цифровая сеть с интеграцией служб
ЦКП – Цифровое коммутационное поле
ЦПУ – Центральное процессорное (вычислительное) устройство
ЦСП – Цифровой сигнальный процессор (см. ПЦОС)
ЦУУ – Центральное управляющее устройство
ЧНН – Час наибольшей нагрузки
Чт – Операции чтения из физической памяти
ЭВМ – Электронно-вычислительная машина
ЭСЛ – Эмиттерно-связанная логика
ЭСППЗУ – Электрически стираемое (пере)программируемое постоянное ЗУ
ЯП – Ячейка памяти
ЯЗУ – Ячейка запоминающего устройства
294
Учебная литература
ОСНОВНЫЕ ИСТОЧНИКИ ИНФОРМАЦИИ
1. Гребешков А.Ю. Техника микропроцессорных систем в
коммутации: Учебник. Гриф МГУП. – Самара: ПГУТИ, 2011. –
392 с.:илл.
2. Росляков, А.В. Интернет вещей: учебное пособие
[текст]/А.В. Росляков, С.В. Ваняшин, А. Ю. Гребешков. – Самара: ПГУТИ, 2015. – 200 с.
ДОПОЛНИТЕЛЬНЫЕ ИСТОЧНИКИ ИНФОРМАЦИИ
4. Бигелоу С. Д., Винлер С., Карр Д.Д. Энциклопедия телефонной электроники.– М.: Издательский дом «ДМК-пресс»,
2007. – 567 с.
5. Никульский И.Н. Оптические интерфейсы цифровых
коммутационных станций и сетей доступа. – М.: Техносфера,
2006. – 256 с.
6. Орлов, С.А., Цилькер, Б.Я. Организация ЭВМ и систем: учебник для вузов. 3-е изд. –СПб.: Питер, 2014.–688 с.
7. Семенов Ю.А. Алгоритмы телекоммуникационных сетей. Часть 3. Процедуры, диагностика, безопасность.– М.: Лаборатория знаний. Бином, 2016. – 511 с.
8. Федоров, В.А. Электроника и микропроцессорная техника (для бакалавров) / В.А. Федоров, В.И. Моряков, Ю. Щетинов. - М.: КноРус, 2013. - 800 c.
9. Харрис, Д.М., Харрис, С.Л. Цифровая схемотехника и
архитектура компьютера: 2-е изд. Пер. с англ. кол-в.авт.– Morgan
Kaufman, 2013.– 1662 c.
10. Baer, Jean–Loup Microprocessor Architecture. From Simple pipelines to chip multiprocessors. – UK:Cambrige University
Press, 2010.– 383 p.
11. Franklin Mark, A., Wolf, Timan. A Network Processor
Performance and Design Model with Benchmark Parameterization //
Proceedings of Network Processor Workshop (HPCA-8), USA:Cambridge, MA, February 2002. – pages 63–74.
295
296
Документ
Категория
Без категории
Просмотров
28
Размер файла
5 865 Кб
Теги
grebeshkov, posobie, sister, sredstv, uchebnoy, apparatnoy, telekommunikacionnyh
1/--страниц
Пожаловаться на содержимое документа