close

Вход

Забыли?

вход по аккаунту

?

Kursanov

код для вставкиСкачать
Федеральное агенТство по образованию
Государственное образовательное учреждение
высшего профессионального образования
Санкт-Петербургский государственный университет
аэрокосмического приборостроения
ПРОЕКТИРОВАНИЕ
ЦИФРОВЫХ УСТРОЙСТВ ЭВМ
В ПРОГРАММНОМ ПАКЕТЕ MICROCAP-9
Методические указания
к выполнению лабораторных работ
№ 1–3
Санкт-Петербург
2008
Составители: О. И. Курсанов, С. Г. Марковский, Л. А. Осипов,
А. И. Попов, Т. В. Семененко
Рецензент кандидат технических наук В. П. Попов
Методические указания к выполнению лабораторных работ
по курсу «Схемотехника ЭВМ» содержат краткие теоретические
сведения по проектированию операционных блоков ЭВМ. Рассмотрены основные приемы моделирования с использованием
прикладного пакета MicroCap-9.
Указания предназначены для студентов дневного и вечернего
факультетов специальностей 230101 «Вычислительные системы,
комплексы, сети», 230201 «Информационные системы и технологии (в бизнесе)» и др.
Подготовлены кафедрой информационно-сетевых технологий
и рекомендованы к изданию редакционно-издательским советом
Санкт-Петербургского государственного университета аэрокосмического приборостроения.
Редактор Г. Д. Бакастова
Верстальщик С. Б. Мацапура
Сдано в набор 27.05.08. Подписано к печати 29.08.08.
Формат 60×84 1/16. Бумага офсетная. Печать офсетная. Усл.-печ. л. 1,86.
Уч.-изд. л. 1,88. Тираж 200 экз. Заказ №
Редакционно-издательский центр ГУАП
190000, Санкт-Петербург, Б. Морская ул., 67
© ГУАП, 2008
Лабораторная работа № 1
ПРИМЕНЕНИЕ МОДЕЛИРУЮЩЕЙ СИСТЕМЫ
MICROCAP-9 В ЗАДАЧАХ ПОСТРОЕНИЯ ПРОСТЕЙШИХ
ЦИФРОВЫХ СХЕМ
Цель работы: ознакомление с правилами моделирования
цифровых схем с помощью MicroCap-9.
1. Методические указания
Моделирующая система MicroCap используется для моделирования цифровых схем малой и средней интеграции с целью их
синтеза и проверки работоспособности.
В моделирующей системе применяются цифровые микросхемы, перечисленные в табл. 1 (в ней приведена часть микросхем,
недостающие следует брать непосредственно из MicroCap-9).
Таблица 1
Цифровые микросхемы
Микросхема
Логическая
функция
Количество
элементов
на кристалле
Количество
входов одного
элемента
К155ЛН1
К155ЛП4
К155ЛИ1
К155ЛИ3
К155ЛИ6
К155ЛП5
К155ЛЛ1
К155ЛА3
К155ЛА1
К155ЛА4
К155ЛА2
К155ЛЕ4
К155ЛЕ1
К155ЛР1
К555ЛР11
К555ЛР13
НЕ
Буфер
И
И
И
mod2
ИЛИ
И-НЕ
И-НЕ
И-НЕ
И-НЕ
ИЛИ-НЕ
ИЛИ-НЕ
И-ИЛИ-НЕ
И-ИЛИ-НЕ
И-ИЛИ-НЕ
6
6
4
3
2
4
4
4
2
3
1
3
4
2
2
1
1
1
2
3
4
2
2
2
4
3
8
3
2
4
6/4
10
3
Окончание табл. 1
Микросхема
К155ЛР4
К155ЛД1
К555ИД7
К155ИР1
К555СП1
К555ИД6
К155ИЕ2
К155ИЕ4
К155ИЕ5
К155ИМ3
К155ТМ2
К155ТВ15
К155ТВ1
К155ЛП8
К155ИД4
КР531ИД7
К155КП2
К155КП7
КР531КП11
К555ИЕ13
КМ555ИЕ9
Логическая
функция
И-ИЛИ-НЕ
Расширитель
Дешифратор
Регистр
Сравнение двух чисел
Дешифратор
Счетчик
Счетчик
Счетчик
Сумматор
D-триггер
J-K-триггер
J-K-триггер
Повторитель
Сдвоенный
дешифратор 2-4
Дешифратор 3-8
Сдвоенный
мультиплексор 4-1
Мультиплексор 8-1
Четырехразрядный
мультиплексор 2-1
Реверсивный
двоичный счетчик
Синхронный
десятичный счетчик
Количество
элементов
на кристалле
Количество
входов одного
элемента
1
2
1
1
1
1
1
1
1
1
2
1
1
4
2
8
4
3/3
4/4
4/4/3
4
–
–
–
4/4/1
4
5
9
2
2/2
1
2
3/3
4/3
1
1
8/4
8/2
1
1
Для того чтобы провести имитационное моделирование, необходимо из пункта меню Компоненты выбрать из подменю Russian
Digital необходимый элемент и поместить его на стол моделирования. Данная процедура повторяется столько раз, сколько необходимо для того, чтобы все элементы цифровой схемы находились на столе.
Для соединения выводов элементов необходимо войти в режим соединения ОПЦИИ \ Команды графического редактора
или воспользоваться иконками из панели инструментов. Работоспособность схемы определяется следующим путем: выбираются необходимые генераторы либо устанавливаются необходимые фиксированные значения сигнала из пункта меню
4
Компоненты \ Компоненты \ Генераторы и их выходы подключаются ко входам скомпилированной схемы в режиме ОПЦИИ \ Команды графического редактора или воспользоваться
иконками из панели инструментов. Затем просматриваются
номера узлов (выводов), на которых необходимо проверить значение сигнала (Alt + 1 или пункт меню Анализ \ Исследование
переходных процессов в режиме PROBE), и в появившемся диалоговом окне перечисляются выбранные ранее номера узлов
в виде одной из функций d(n), bin(1, ..., n), oct(1, ..., n), dec(1,
..., n), hex(1, ..., n). В поле Временных диаграмм (Time Range)
указывается временной интервал расчета схемы в микросекундах, например 2u (где u обозначает микросекунды) или 3u, 1u.
В первом случае временной интервал составляет отрезок 0 –
2 мкс, а во втором случае – 1–3 мкс. Остальные параметры оставить по умолчанию или, при желании, нажав кнопку Help...
в окне Исследование переходных процессов в режиме PROBE,
узнать все дополнительные возможности цифрового анализа самостоятельно.
Логические элементы «Повторитель» с тремя состояниями
выхода осуществляют передачу сигналов со входа Х на выход
при наличии уровня логического нуля на управляющем входе
EZ. При наличии на входе EZ уровня логической единицы выход
элемента переходит в высокоимпедансное состояние.
Логические элементы «Расширитель» (обозначенные символом «&», со входами K и Е) при подключении к расширяемому элементу ИR
TT
ИЛИ-НЕ выполняют функцию И – ко&
нъюнкции входных переменных, а расJ1
Q
ширяемый элемент – функцию ИЛИJ2
НЕ. Соединяемые выводы расширителя
J3
и расширяемого элемента обозначены
буквами K и Е.
C
Триггер J-K – (К155ТВ1) – уни&
версальный двухступенчатый триггер
(рис. 1). На рис. 2 показана принципиK1
Q
альная схема данного триггера.
K2
Вторая ступень триггера имеет инK3
версные входы установки S и сброса R .
S
Каждый из входов J и K снабжен 3-входовым логическим элементом, поэтому
у микросхемы три входа J и три входа Рис. 1. J-K-триггер
5
S
&
К
&
&
&
Q
C
&
J
&
Q
&
&
R
Рис. 2. принципиальная схема J-K-триггера
К. У триггера есть тактовый вход C и выходы Q и Q. Управление состоянием триггера по входам S и R происходит согласно
табл. 2. Когда на входах S и R присутствуют напряжения высокого уровня, в триггер можно записывать информацию через
входы J и K либо хранить ее (табл. 3). Состояния двухступенчатого триггера переключаются срезом положительного тактового
импульса; JK-информация записывается в первую ступень, когда напряжение тактового входа C переходит на высокий уровень
и переписывается во вторую ступень по отрицательному перепаду тактового импульса от 1 к 0 (см. табл. 3). Состояния выходов
Q и Q определены, если на входы S и R одновременно подать
напряжение низкого уровня. Кроме того, сигналы на входах не
меняются, если на входе C присутствует напряжение высокого
уровня.
Входы S и R – асинхронные с активным низким уровнем.
Когда на эти входы поданы противоположные уровни 1 и 0, вхоТаблица 2
Переходы триггера в R-S-режиме
Входы
Режим работы
Асинхронная установка
Асинхронный сброс
Хранение
Неопределенность
6
R
1
0
1
0
Выходы
S
Q
Q
0
1
1
0
1
1
Q
1
0
1
Q
1
ды C , J и K действовать не будут. Счетный режим реализуется,
если на входы J и K одновременно подается единица. В данном
случае триггер будет срабатывать по синхроимпульсу.
Таблица 3
Переходы J-K-триггера в синхронном режиме
Входы
Режим работы
Загрузка 0 (сброс)
Загрузка 1(установка)
Хранение (нет изменений)
Переключение (счетный режим)
Выходы
S
R
C
J
K
Q
Q
1
1
1
1
1
1
1
1




0
1
0
1
1
0
0
1
0
1
Q
Q
1
0
Q
Q
J-K-режим синхронный. На входах J и K триггер имеет 3-входовые логические схемы И. Триггер переключается только под
действием синхронизирующего импульса. Это необходимо при
работе с несколькими триггерами, например, в регистрах, для
обеспечения одновременного приема информации в узлах ЦВМ.
Управление триггером в J-K-режиме возможно только при
одновременной подаче разнополярных сигналов на входы J и
K и синхронизирующего импульса. При подаче на входы J и
K нулевого сигнала триггер сохраняет предыдущее состояние.
При подаче в триггер только сигнала синхронизации он работает
в счетном режиме. Счетный режим реализуется, если на входы J
и K подавать единицу (+5 В). Временные диаграммы работы J-Kтриггера в различных режимах даны на рис. 3 и 4.
J
t
K
t
C
t
Q
t
Q
t
Рис. 3. Временна′я диаграмма J-K-триггера (асинхронный режим)
7
C
t
Q
t
t
Q
Рис. 4. Временна′я диаграмма J-K триггера (счетный режим)
R
D
&
&
&
Q
&
&
Q
C
&
S
Рис. 5. Прнципиальная схема D-триггера
D-триггер (К155ТМ2). Триггер типа D имеет расширенную
функциональную схему (рис. 5). Триггер может работать в двух
режимах: синхронном, при котором управление производится
по входу D, и асинхронном – управление по R-S-входам.
Синхронный режим D-триггера. Триггер переключается при
переходе сигнала на входе С от низкого уровня (логический 0) к
высокому уровню (логическая 1). В табл. 4 приведены состояния
триггера в синхронном режиме. При этом Q(t) – исходное состояние до подачи синхроимпульса, Q(t + 1) – состояние триггера по
окончании воздействия синхроимпульса.
8
Таблица 4
Переходы D-триггера в синхронном режиме
Входы
Режим работы
Загрузка 0 (сброс)
Загрузка 1(установка)
Загрузка 0 (сброс)
Загрузка 1(установка)
Выходы
S
R
C
D
Q(t)
Q(t)
Q(t + 1)
Q(t + 1)
1
1
1
1
1
1
1
1




0
1
0
1
0
0
1
1
1
1
0
0
0
1
0
1
1
0
1
0
Триггер является элементом задержки, так как переключается передним фронтом сигнала синхронизации, что показано на
временной диаграмме (рис. 6).
C
t
D
t
Q
t
t
Q
Рис. 6. Временна′я диаграмма D-триггера
DC
RD1
A
&
RD2
RD
0
1
2
1
1
2
3
2
DC
RD3
&
RD4
B
RD
4
5
6
1
7
2
Рис. 7. Сдвоенный дешифратор
9
R-S-режим асинхронный. Переключение триггера производится сигналами низкого уровня, подаваемыми на вход сброса R
или вход установки S (см. табл. 2).
Сдвоенный дешифратор 2-4 – К155ИД4 (рис. 7) может выполнять функции двойного дешифратора 2-4, двойного мультиплексора 1-4, дешифратора 3-8, мультиплексора 1-8. Микросхема имеет два адресных входа 1 и 2, предназначенных для одновременного управления выходными состояниями дешифраторов
каждой из двух частей схемы. В каждой части схемы имеются
отдельные стробирующие входы – RD1 и RD2 для верхней группы RD3 и RD4 для нижней группы.
Режим работы дешифратора приведен в табл. 5.
Таблица 5
Таблица истинности состояний сдвоенного дешифратора
Состояние выходов
Состояние входов
Дешифратор DCA
Дешифратор DCB
1
2
RD1
RD2
RD3
RD4
0
1
2
3
0
1
2
3
Х
Х
0
1
0
1
Х
Х
0
0
1
1
1
Х
0
0
0
0
Х
0
1
1
1
1
1
Х
0
0
0
0
Х
1
0
0
0
0
1
1
0
1
1
1
1
1
1
0
1
1
1
1
1
1
0
1
1
1
1
1
1
0
1
1
0
1
1
1
1
1
1
0
1
1
1
1
1
1
0
1
1
1
1
1
1
0
Примечание. Х – значение сигнала на входе любое – 0 или 1 не влияет
на состояние выходов.
Двоичный дешифратор 3-8 – К155ИД7 (рис. 8) обеспечивает
преобразование 3-разрядного двоичного числа, подаваемого на
входы 1, 2, 4 в десятичное число от нуля до семи на выходах дешифратора 0, 1, ..., 7.
Выход дешифратора выбранного канала имеет низкий уровень, остальные выходы – высокий. Разрешение выхода дешифратора определяется тремя входами в функции F= RD1×
× RD2 ⋅ RD3, т. е. функционирование дешифратора разрешено
при логической единице на входе RD1 и логическом нуле на обоих входах RD2 или RD3 . Такая организация разрешения выхода обеспечивает возможность каскадирования дешифраторов и
реализации различных вариантов управления (табл. 6).
10
1
1
2
DC
0
1
2
3
2
4
3
4
RD1
5
&
6
RD2
RD
7
RD3
Рис. 8. Двоичный дешифратор
Таблица 6
Таблица истинности состояний двоичного дешифратора
Состояние входов
Состояние выходов
1
2
4
RD1
RD2
RD3
0
1
2
3
4
5
6
7
0
0
1
0
1
0
1
0
1
0
0
0
1
1
0
0
1
1
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
0
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
0
Сдвоенный мультиплексор 4-1 – К155КП2 (рис. 9) позволяет
решать следующие задачи:
– выбор одного из информационных каналов;
– реализация логической функции параллельно-последовательного преобразователя;
– мультиплексирование с четырех линий на одну.
Сигнал на выходе мультиплексора с канала, определяемого
адресными входами 1 и 2, появляется только при наличии на
входе ERD уровня логического нуля (табл. 7).
11
0
0
1
MS
1
MS
2
2
3
Q
3
0
4
ERD
0
5
1
2
6
1
7
3
ERD
Q
ERD
1
1
2
2
4
Рис. 9. Сдвоенный мультиплексор
Рис. 10.
Таблица 7
Таблица истинности состояний сдвоенного мультиплексора
Адресные
входы
1
2
Входы верхние
0
1
2
3
ERD
Выход
0
Входы нижние
0
1
2
3
ERD
Выход
1
Х Х Х Х Х Х
1
0
Х
Х
Х
Х
1
0
0
0 0 Х Х Х
0
0
0
Х
Х
Х
0
0
0
0 1 Х Х Х
0
1
1
Х
Х
Х
0
1
1
0 Х 0 Х Х
0
0
Х
0
Х
Х
0
0
1
0 Х 1 Х Х
0
1
Х
1
Х
Х
0
1
0
1 Х Х 0 Х
0
0
Х
Х
0
Х
0
0
0
1 Х Х 1 Х
0
1
Х
Х
1
Х
0
1
1
1 Х Х Х 0
0
0
Х
Х
Х
0
0
0
1
1 Х Х Х 1
0
1
Х
Х
Х
1
0
1
Примечание. Х – значение сигнала на входе любое – 0 или 1 не влияет
на состояние выходов.
Мультиплексор на 8 каналов – К155КП7 (рис. 10) осуществляет передачу информации с одного из входов 0, 1, ..., 7, выбранного по коду адреса на адресных входах 1, 2, 4 при наличии
потенциала низкого уровня на входе стробирования ERD на выход (табл. 8).
12
Таблица 8
Таблица истинности состояний мультиплексора на 8 каналов
Состояния входов
информационных
0
1
2
3
4
5
6
7
Состояние выхода
адресных
ERD
1
2
4
прямого
инверсного
Х Х Х Х Х Х Х Х
1
Х Х Х
0
1
0 Х Х Х Х Х Х Х
0
0 0 0
0
1
1 Х Х Х Х Х Х Х
0
0 0 0
1
0
Х 0 Х Х Х Х Х Х
0
1 0 0
0
1
Х 1 Х Х Х Х Х Х
0
1 0 0
1
0
Х Х 0 Х Х Х Х Х
0
0 1 0
0
1
Х Х 1 Х Х Х Х Х
0
0 1 0
1
0
Х Х Х 0 Х Х Х Х
0
1 1 0
0
1
Х Х Х 1 Х Х Х Х
0
1 1 0
1
0
Х Х Х Х 0 Х Х Х
0
0 0 1
0
1
Х Х Х Х 1 Х Х Х
0
0 0 1
1
0
Х Х Х Х Х 0 Х Х
0
1 0 1
0
1
Х Х Х Х Х 1 Х Х
0
1 0 1
1
0
Х Х Х Х Х Х 0
Х
0
0 1 1
0
1
Х Х Х Х Х Х 1
Х
0
0 1 1
1
0
Х Х Х Х Х Х Х
0
0
1 1 1
0
1
Х Х Х Х Х Х Х
1
0
1 1 1
1
0
Примечание. Х – значение сигнала на входе любое – 0 или 1 не влияет
на состояние выходов.
Четырехразрядный мультиплексор 2-1 – КР533КП11
(рис. 11) осуществляет передачу информации с одного из двух
B0
C0
MS
E +1
E –1
B1
C1
Z0
B2
C2
Z1
B3
C3
Z2
EZ
Z3
A
Рис. 11.Четырехразрядный
мультиплексор
C
EC
1
2
4
8
CT 2
1
2
4
8
CR
BR
EWR
Рис. 12.Реверсивный двоичный счетчик
13
входов, выбранных с помощью адресного сигнала А на выход существующего разряда при наличии на стробирующем входе ES
сигнала низкого уровня. При подаче на вход ES сигнала высокого уровня все выходы Z0, Z1, Z2, Z3 мультиплексора устанавливаются в состояние высокого импеданса (табл. 9).
Таблица 9
Таблица истинности состояний 4-разрядного мультиплексора
Состояние входов
информационных
В0
С0
В1
С1
В2
С2
В3
Состояние выходов
С3
EZ
адрес А
Z0
Z1
Z2
Z3
Х
Х
Х
Х Х
Х
Х Х
1
Х
Z
Z
Z
Z
0
1
0
1
0
1
0
1
0
0
0
0
0
0
1
0
1
0
1
0
1
0
0
0
1
1
1
1
1
0
1
0
1
0
1
0
0
1
0
0
0
0
0
1
0
1
0
1
0
1
0
1
1
1
1
1
Примечание. Х – значение сигнала на входе любое – 0 или 1 не влияет
на состояние выходов; Z – состояние высокого импеданса.
Реверсивный двоичный счетчик – К555ИЕ13 (рис. 12) может
работать в режимах прямого и обратного счета.
Импульсы счета подаются на вход С и счетчик складывает
(вычитает) их при наличии разрешающего сигнала счета на входе ЕС (низкий уровень). Направление счета определяется потенциалом на входе направления счета Е + 1, Е – 1. Уровень логического нуля определяет направление прямого счета, а уровень
логической единицы – направление обратного счета.
При счете в прямом направлении при переполнении вырабатывается сигнал переноса СR, при счете в обратном направлении – сигнал заема ВR.
В счетчике также имеется возможность установки начального
значения счета. Состояние входов D1, ..., D4 записывается в счетчик по синхроимпульсу С при наличии уровня логического нуля
на входе EWR. Одновременная подача уровня логического нуля
на входы EC и EWR запрещена.
Синхронный двоично-десятичный счетчик – КМ555ИЕ9
(рис. 13) с возможностью синхронной установки в произвольное
состояние, асинхронным сбросом и счетным выходом.
Счетчик устанавливается в предварительное состояние при
наличии на входе EWR уровня логического нуля. При этом состояние входов 1, 2, 4, 8 записывается в счетчик по положитель14
ному перепаду на входе синхронизации
R
С. На входы 1, 2, 4, 8 могут быть поданы
CT 10 1
коды от 0 до 9. В режиме записи состо1
2
яния входов ЕС1 и ЕС2 могут быть лю2
4
быми.
4
Схема устанавливается в нулевое со8
8
стояние подачей на вход R уровня логиEWR
ческого нуля. Счет происходит при наличии на входах ЕС1, ЕС2 и EWR уровня
C
CR
логической единицы. Сигнал переноса
EC1
положительной полярности вырабатыEC2
вается длительностью в один период
ECR
импульсов синхронизации, на входе CR
устанавливается уровень логической Рис. 13.Синхронный двоично-десятичный
единицы, после десятого – уровень лосчетчик
гического нуля.
2. ПОРЯДОК ВЫПОЛНЕНИЯ РАБОТЫ
1. Получить задание в соответствии с номером варианта по
табл.10.
2. В домашних условиях выполнить теоретическую, расчетную и графическую части задания в виде предварительной составляющей отчета.
3. Произвести синтез схемы и составить отчет.
4. Скомпилировать и проверить работу схемы в моделирующей системе MicroCap-9 по правилам, указанным в разд. 1 данной лабораторной работы.
5. Результаты работы показать преподавателю.
Таблица 10
Варианты индивидуальных заданий
Номер
варианта
Реализовать
логическую функцию
Синтезировать комПроверить
бинационную схему работу триггера
1
( X1 X2 ∨ X2 X3 ) X1
Мультиплексор
(4-1)
R-S асинхронный
2
( X1 ∨ X 2 )( X1 ∨ X3 ) X3
Триггер Т
J-K синхронный
3
X1X2 ∨ X 3 X1
Комбинационный Счетный из JSM на два входа K синхронного
15
Окончание табл. 10
Номер
варианта
Реализовать
логическую функцию
4
X1 X 2 ∨ X1X2 X 3
5
6
7
8
9
10
11
12
13
14
15
Синтезировать комПроверить
бинационную схему работу триггера
Триггер D
D синхронный
Комбинационный J-K синхронSM, mod2
ный
Счетный из D
X1X2 X3 ∨ X1 X 2 X 3 ∨ X1X2
Триггер RST
синхронного
J-K с установДемультиплексор
( X1 ∨ X2 )( X1 ∨ X3 )( X1 ∨ X 2 )
кой начально(1-4)
го значения
D синхронный
( X1 ∨ X2 ∨ X3 )( X1 ∨ X2 ∨ X3 )
Триггер J-K
со сбросом
Мультиплексор J-K синхронX1 ∨ X 2 ∨ X 3 ∨ X1X3
(4-1)
ный
R-S асинхронX1 X 2 X 3 ∨ X1X3
Дешифратор (2-4)
ный
J-K синхронX X ∨ X1X3 ∨ X2
Триггер D
 1 2
ный
D синхронный
с установкой
( X1 ∨ X2 )( X1 ∨ X3 ) X2
Триггер D
начальных
значений
R-S асинхронX1X2 ∨ X1X3 ∨ X1 X 3 ∨ X1 X 2 Шифратор CD 4-2
ный
Счетный из D
X1 X2 ∨ X1X3
Триггер RST
синхронного
Комбинационный J-K синхрон( X1 ∨ X2 )( X1 ∨ X3 ) ∨ X1X3
SM a ⊕ b
ный со сбросом
X1X2 ∨ X1X3 ∨ X1 X 2
3. ОБЩИЕ ТРЕБОВАНИЯ БЕЗОПАСНОСТИ
К выполнению лабораторных работ студенты допускаются
только после проведения преподавателем инструктажа по вопросам безопасности и методике выполнения работ с обязательной
отметкой в соответствующем журнале по технике безопасности.
Перед выполнением лабораторных работследует:
– осмотреть рабочее место и подготовить ПК к выполнению
лабораторной работы;
– убедиться в наличии заземления источника питания;
– убедиться, что ПК отключен от сети.
16
При выполнении лабораторной работы необходимо:
1. Поддерживать на рабочем месте чистоту и порядок, соблюдать осторожность и быть внимательным.
2. Немедленно отключить ПК от питающей сети при появлении запаха гари, дыма, огня, при искрении контактов.
4. КОНТРОЛЬНЫЕ ВОПРОСЫ
1. Чем определяется нагрузочная способность логического
элемента?
2. Какую логическую функцию реализуют схемы а), б)
а)
&
&
1
б)
&
1
&
3. Для чего служат расширители; как изменяются при их использовании параметры логического элемента?
4. Сколько корпусов микросхем требуется для реализации логической функции
F = X1X2X3 ∨ X 4 X5X6 ∨ X7 X 8 X 9
5. Как отражается на работе логического элемента неиспользуемый вход?
Лабораторная работа № 2
КОДИРУЮЩИЕ УСТРОЙСТВА
Цель работы: изучение принципов синтеза и методики оценки качества различных схем кодовых преобразователей (КП).
1. Методические указания
В цифровых устройствах часто возникает необходимость перекодирования чисел, т. е. представления их в ином коде. Устройства, преобразующие многоразрядный входной код в выходной код, построенные по иному закону, называются кодирующими устройствами, или кодовыми преобразователями. Название
в большой мере условно, поскольку любое цифровое устройство
преобразует некоторый входной код в некоторый выходной, т. е.
17
является кодовым преобразователем. В дальнейшем будем применять этот термин к узлам, работа которых не описывается достаточно простым алгоритмом, а задается таблицей соответствия
входов и выходов.
Существует несколько способов реализации КП:
− на постоянных запоминающих устройствах (ПЗУ);
− на программируемых логических матрицах (ПЛМ);
− на отдельных логических микросхемах.
В зависимости от требований, предъявляемых к преобразователю кода, для его реализации выбирают один из вышеуказанных способов. В данной лабораторной работе используется третий способ реализации – построение КП на отдельных логических элементах.
Если преобразования сложные, то преобразователи, выполняющие их, как правило, не поддаются достаточно простой классификации и их схемы приходится разрабатывать каждый раз
индивидуально, используя общие приемы алгебры логики. Преобразование n-разрядного кода А = А1А2, ..., Аn в m-разрядный
код С = С1С2, ..., Сm выполняется следующим образом. Функционирование КП описывается в виде таблицы, в которой каждому
из значений кода А ставится в соответствие m-разрядное значение кода С (рис. 1). Так, в табл. 1 определена функция преобразователя двоично-десятичного кода 8421 в двоично-десятичный
код с избытком 3.
Таблица 1
Функционирование КП
Код 8421
Код с избытком 3
Десятичное
значение
А4
А3
А2
А1
С4
С3
С2
С1
0
1
2
3
4
5
6
7
8
9
0
0
0
0
0
0
0
0
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
0
0
1
1
0
0
0
1
0
1
0
1
0
1
0
1
0
0
0
0
0
1
1
1
1
1
0
1
1
1
1
0
0
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
При синтезе схемы КП будем рассматривать преобразователь
как систему булевых функций группы аргументов. Например,
18
можно считать, что табл. 1 является таблицей истинности для
задания функций С1, С2, С3, С4:
A/C
А1
C1
С1 = F1(А1, А2, А3, А4);
C2 = F2(А1, А2, А3, А4);
А2
.
C2
.
C3 = F3(А1, А2, А3, А4);
.
.
C4 = F4(А1, А2, А3, А4).
.
.
Простейшим способом построения схемы, А
CN
N
отрабатывающей систему функций с m выходами, является синтез обычными методами Рис. 1. Преобразователь кода А
m независимых одновыходных функций.
в код С по проСинтез состоит из следующих четырех
извольному
этапов.
закону
1. По таблице функционирования КП
составляются диаграммы Вейча для функций С1, С2, ..., Сm.
2. При минимизации указанной в п. 1 системы функций принципиально возможны два пути:
– независимая минимизация каждой из m функций;
– совместная минимизация системы переключательных функций (двух и более функций).
При совместной минимизации результирующая система может оказаться проще, чем совокупность независимо минимизированных функций. Это свойство проявляется при наличии
общих для нескольких переключательных функций составляющих. По заполненным в п. 1 диаграммам производится минимизация функций С1, С2, ..., Сm первым путем (минимизация проводится по единичным и нулевым значениям функций). Если для
нескольких выходных функций имеются общие составляющие,
то производится совместная минимизация этих функций. После
сравнения результаты, полученные при использовании двух путей минимизации, и наиболее простые результаты используются
в п. 3.
3. По результатам минимизации выходные функции записываются в минимальной ДНФ.
4. Рассматриваются различные варианты построения функциональной схемы КП по минимальным выражениям для выходных функций, полученным в п. 3, с использованием различных
логических элементов, представленных в табл. лабораторной
работы № 1 и элементов Micro-Cap9. Проводится сравнительный
19
анализ этих вариантов и выбирается вариант, который имеет наилучшие качественные характеристики.
Для сравнения между собой различных вариантов схем, реализующих одну и ту же функцию, нужно уметь оценивать их
качество.
Сложность схемы определяется по методу Квайна. Суть метода заключается в следующем.
1. По построенным диаграммам Вейча (см. далее) минимизируются по 0 и 1 выходные выражения.
2. Вычисляется ранг выражений по количеству входов, определяющих составленную схему.
3. Выбираются для компиляции схемы те выражения, ранг
которых будет меньшим.
На окончательные показатели качества того реального блока,
который будет построен на основании некоторой схемы, влияют
также и параметры этапа конструкторского проектирования (характер размещения элементов, трассировка связей и т. п.), неизвестные на этапе разработки функциональной схемы. Поэтому
разумной является постановка вопроса не о точном вычислении
значения качества, а лишь о приближенной его оценке, позволяющей если не выбрать гарантированно наилучшую функциональную схему, то хотя бы отсеять множество явно неперспективных и выделить небольшой список неразличимых по качеству на данном этапе с целью дальнейшего более внимательного
их изучения.
Рассмотрим наиболее распространенную методику оценки качества схем – оценку по двум параметрам: внутренней задержке
Т и аппаратурным затратам (сложности) W. Если же проектирование блока специально ориентировано на достижение еще каких-то целей (уменьшение потребляемой мощности, повышение
надежности и т. п.), то вместо (или вместе с) Т и W в процедуру
оценки качества схемы можно включить любые актуальные для
разработчика параметры. Каких-либо принципиальных изменений в излагаемом подходе это не вызовет.
При работе на микросхемах задержка Т схемы достаточно
объективно оценивается значением среднего времени задержки
распространения входящих в нее элементов. В рамках одной серии обычно целесообразно полагать, что задержки всех логических элементов россыпи (И, ИЛИ, И-НЕ, ИЛИ-НЕ, И-ИЛИ-НЕ,
ИСКЛЮЧАЮЩЕЕ ИЛИ) одинаковы и равны некоторой усредненной для данной серии величине τ. Для серий микросхем К155
20
(ТТЛ-технология, значение τ можно принять равным 20 нс. При
подключении одного расширителя типа ЛД1 к расширяемому
элементу ЛР1 время его переключения увеличивается на 5 нс и
станет равным 25 нс (1,25τ).
Аппаратурные затраты W функционального узла можно оценивать числом корпусов, которые используют при построении
схемы. При этом неиспользованные элементы частично занятого корпуса не учитываются в оценке W, поскольку они могут
быть использованы в других узлах. Подсчеты величины W удобно производить в двенадцатых долях корпуса, так как аппаратурные затраты схемы складываются из аппаратурных затрат
входящих в нее элементов, а количество элементов в различных
корпусах микросхем неодинаково (1, 2, 3, 4).
Построив несколько вариантов схем, необходимо выбрать наилучший из этих вариантов. В рассматриваемом случае, когда
качество схемы оценивается по двум факторам, задачу выбора наилучшего варианта можно сформулировать следующим образом:
необходимо найти схему, для которой и аппаратурные затраты,
и задержка были бы наименьшими из всех возможных вариантов. Если такой схемы не существует, то необходимо выделить
список схем, неразличимых по качеству на данном этапе, т. е.
выделить схемы, которые являются наилучшими по сравнению
с другими, и схемами по одному из критериев качества (W или
Т). Эти объекты будут лучше любых других объектов (каждый
по какому-то одному параметру), но между собой по двум характеристикам они несравнимы, т. е. неразличимы по качеству.
Рассмотрим синтез схем КП на примере построения преобразователя двоично-десятичного кода 8421 в двоично-десятичный
код с избытком 3, закон функционирования которого представлен в табл. 1, по которой можно записать выражения для выходных функций КП С1, С2, С3, С4 и построить диаграммы Вейча для
минимизации этих выражений (рис. 2).
A2
A4
A3
1
1

1
1


1
0


0
C1
0
0

0
A1
A4
A3
1
1

1
0


0



1
C2
A2
A1
0
0

0 A4
A3
0
0

1
1


0
1


0
C3
A2
A1
1
1

0 A4
A3
0
1

0
0


1
0


1
A2
A1
0
1

1
C4
Рис. 2. Минимизация выходных функций С1, С2, С3, С4
21
При этом непосредственно из таблицы мы можем заполнить
лишь 10 клеток, а остальные клетки заполняем прочерками и используем их при минимизации функций.
На диаграммах (см. рис. 2) показана минимизация функций
по единицам. Результаты минимизации функций по единицам и
нулям сведены в табл. 2.
Таблица 2
Выражения для функции, полученные в результате
минимизации
Функция
по единицам
С1
Ранг
по нулям
Ранг
0
A1
0
6
A1 ⋅ A2 ∨ A1 ⋅ A2
6
A1 ⋅ A3 ∨ A2 ⋅ A3 ∨ A1 ⋅ A2 ⋅ A3
10
A1 ⋅ A2 ⋅ A3 ∨ A3 ⋅ A4
6
A1
С2
A1 ⋅ A2 ∨ A1 ⋅ A2
A1 ⋅ A3 ∨ A2 ⋅ A3 ∨ A1 ⋅ A2 ⋅ A3 10
С3
A1 ⋅ A3 ∨ A2 ⋅ A3 ∨ A4
С4
8
По выражениям, приведенным в табл. 2, можно построить
несколько различных вариантов схем. В табл. 3 приведены пять
различных вариантов построения схемы данного КП. Для каждого варианта в табл. 3 указана следующая информация:
– корпуса микросхем, используемые для построения схемы КП;
– аппаратурные затраты, необходимые для реализации функций С2, С3 и С4 (WС2, WС3 и WС4 соответственно);
– общие аппаратурные затраты W, которые определяются как
сумма аппаратурных затрат отдельных функций;
– задержка Т схемы КП.
Таблица 3
Варианты построения функциональной схемы
преобразователя кода 8421 в код с избытком 3
Номер варианта
WС
2
1
1/2 ЛР1
6/12
2
1/2 ЛР1
6/12
22
WС
3
WС
4
1/3 ЛА4
3/4 ЛА3
1/2 ЛР1
9/12
10/12
1/2 ЛР1
1/2 ЛА3
1/3 ЛА4
1/4 ЛИ1
19/12
W
Т
25/12
3τ
25/12
2τ
Окончание табл. 3
Номер варианта
WС
2
3
1/2 ЛР1
6/12
4
1/2 ЛР1
6/12
5
1/4 ЛП5
1/4 ЛА3
6/12
WС
3
WС
4
1/2 ЛР1
1/4 ЛА3
1/3 ЛА4
1/4 ЛИ1
16/12
1/2 ЛР1
1/2 ЛР1
1/2 ЛД1 1/2 ЛА3
12/12
9/12
1/2 ЛЛ1
1/4 ЛИ1
1/4 ЛП5
12/12
W
Т
22/12
2τ
27/12
2τ
18/12
3τ
Для реализации функции С1 не требуется логических элементов, так как входную информацию схемы можно подавать на
выход непосредственно в парафазном коде, и поэтому WС1 = 0 и
Т = 0. При желании можно построить еще ряд схем и сравнить их
с полученными по оценкам W и Т.
Проведем сравнительный анализ вариантов, приведенных в
табл. 3, оценивая качество схем по параметрам W и Т. В дальнейшем для сокращения записи присвоим каждой схеме номер,
который будет соответствовать номеру варианта в табл. 3. Например, схему, построенную в соответствии с вариантом 1, будем
называть схемой 1 и т. д. Нетрудно заметить, что схема 5, в которой при реализации функций С3 и С4 используется общий элемент, будет иметь наименьшие аппаратные затраты (W = 18/12),
а схемы 2, 3, 4 – наименьшую задержку по сравнению с другими
А1
А1
А2
А3
С1
1/4 ЛП5
=1
1/4 ЛАЗ
&
С2=А1 А2
1/4 ЛЛ1
1
1/4 ЛП5
=1
С3 = (А1VA2 ) A3
1/4 ЛИ1 1/4 ЛЛ1
C4 = (A1VA2 )A3VA4
&
1
А4
Рис. 3. Схема построения наименьшей сложности
23
А
А1
А2
1/2 ЛР1
& 1
&
1/2 ЛР1
& 1
&
А1
А2
А3
А4
1/4 ЛА4
&
С1
С2= А1А2VA1 A2
1/4 ЛМ1
C3=A1A3VA2 A3·A1A2 A3
&
1/4 ЛАЗ
&
C4= A1A3VA2A3· A4
Рис. 4. Схема построения наилучшая по быстродействию
схемами (Т = 2τ). Из трех последних указанных схем предпочтительнее схема 3, так как при одинаковой задержке с другими
схемами она имеет минимальные аппаратурные затраты (W =
= 22/12). В данном примере не существует схемы, которая была
бы наилучшей сразу по двум критериям (W и Т). Схема, имеющая наименьшую сложность, приведена на рис. 3, а наилучшая
по быстродействию – на рис. 4.
2. ПОРЯДОК ВЫПОЛНЕНИЯ РАБОТЫ
Выполнение работы состоит в проверке работоспособности
КП, синтезированного в соответствии с индивидуальным заданием, в системе MicroCap.
1. Кодовый преобразователь собирается в моделирующей системе MicroCap. Порядок моделирования и контроля работоспособности приведены ранее (см. лабораторную работу № 1).
3. На входы КП информация подается в парафазном коде
с генераторов, а все выходы КП наблюдаются и проверяются на
временных диаграммах. Контроль работоспособности схемы осуществляется по таблице функционирования КП.
3. ЗАДАНИЕ К ЛАБОРАТОРНОЙ РАБОТЕ
Задание к лабораторной работе формируется по табл. 4 и 5.
В табл. 4 приведены разновидности двоично-десятичных кодов,
которые используются в данной лабораторной работе, а в табл. 5
указан вид КП, который необходимо синтезировать.
24
Таблица 4
Двоично-десятичные коды
Десятичное
число
Двоичный код
0
1
2
3
4
5
6
7
8
9
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
1
2
3
4
5
6
7
8421
7421
5421
2421 5211 изб3
Грея
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
0000
0001
0010
0011
0100
0101
0110
1000
1001
1010
0000
0001
0010
0011
0100
1000
1001
1010
1011
1100
0000
0001
0010
0011
0100
1011
1100
1101
1110
1111
0000
0001
0011
0010
0110
0111
0101
0100
1100
1101
0000
0001
0011
0101
0111
1000
1010
1100
1110
1111
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
Таблица 5
Варианты индивидуальных заданий
Номер Входной код Выходной код Номер Входной код Выходной код
варианта
КП
КП
варианта
КП
КП
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
8421
7421
2421
5421
ИЗБ3
5211
Грея
7421
2421
ИЗБ3
5421
5211
7421
5211
Грея
5211
2421
5211
ИЗБ3
Грея
2421
7421
5211
ИЗБ3
5421
2421
8421
Грея
7421
2421
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
8421
8421
7421
5421
Грея
2421
5211
ИЗБ3
Грея
ИЗБ3
5421
5421
2421
ИЗБ3
Грея
Грея
2421
ИЗБ3
7421
ИЗБ3
Грея
5421
8421
5421
7421
Грея
5211
7421
2421
8421
4. СОДЕРЖАНИЕ ОТЧЕТА
Отчет должен содержать:
– индивидуальное задание на синтез КП;
– таблицу функционирования КП;
– минимизированные алгебро-логические выражения для
системы выходных функций преобразователя кодов.
25
– таблицу различных вариантов построения функциональных
схем КП, сравнительный анализ вариантов и выбор наилучшего
варианта по критериям W и T;
– схемы преобразователя кода с наилучшими оценками качества.
5. КОНТРОЛЬНЫЕ ВОПРОСЫ
1. Назовите способы реализации КП. Как выбрать оптимальный способ реализации?
2. Кодовый преобразователь преобразует код А1А2А3А4 в код
С1С2С3С4 (используются все 16 комбинаций). Определить наилучший способ реализации.
3. Из каких этапов состоит синтез КП?
4. Как сравнивать между собой схемы, реализующие одну и
ту же функцию? Привести примеры оценки качества функциональных схем.
Лабораторная работа № 3
СИНТЕЗ ЛОГИЧЕСКИХ СХЕМ НА МУЛЬТИПЛЕКСОРАХ
Цель работы: изучение структуры мультиплексоров и методов синтеза на их основе логических схем.
1. МЕТОДИЧЕСКИЕ УКАЗАНИЯ
Мультиплексор – это функциональный узел, осуществляющий подключение (коммутацию) одного из нескольких входов
данных к выходу. Номер выбранного входа соответствует коду,
поданному на адресные входы мультиплексора. Условное изображение мультиплексора показано на рис. 1. Мультиплексор
имеет N адресных входов А1, А2, ..., Аn, М информационных входов D1, D2, ..., Dm и вход ОЕ для управления выводом информации (разрешение вывода); при ОЕ = 0 мультиплексор работает
как обычно, при ОЕ = 1 выход узла находится в неактивном состоянии, мультиплексор заперт.
Работа мультиплексора может быть описана следующим выражением:
Y = D1 A1 A 2, ..., A n ∨ D2 A1 A 2, ..., A n ∨ D3 A1 A2, ...,
26
A n −1 A n ∨ ... ∨ Dm A1 A2, ..., A n.
(1)
В настоящее время выпускаются
D0
промышленностью и получили на.
MUX
ибольшее применение мультиплексо.
ры с 4, 8, и 16 информационными ка.
налами.
Dm –1
Y
Одним из применений мультиплексоров является реализация на них
A1
логических функций. Как следует из
.
выражения (1), на мультиплексоре
.
с N адресными входами легко может
.
AN
быть реализована переключательная
функция N аргументов. Для этого на
OE
адресные входы мультиплексора подключается N переменных, а на входы Рис. 1. Мультиплексор
данных подаются константы 1 и 0 в зависимости от конкретного значения переключательной функции
на каждом из 2N наборов аргументов.
Другим способом реализации логических схем на мультиплексорах является способ с использованием разложения переключательной функции по составляющим ее переменным.
Рассмотрим функцию четыре переменных F(X1, X2, X3, X4).
Обозначим Х4 через L и разложим функцию по переменным Х1,
Х2, Х3:
F( X1, X2, X3, X 4 ) = F(0,0,0, L) ⋅ X 1 X 2 X 3 ∨ F(0,0,1, L) X 1 X 2X3 ∨
∨ F(0,1,0, L) X 1X2 X 3 ∨ F(0,1,1, L) X 1X2X3 ∨ F(1,0,0, L) X1 X 2 X 3 ∨ (2)
∨ F(1,0,1, L) X1 X 2X3 ∨ F(1,1,0, L) X1X2 X 3 ∨ F(1,1,1, L) X1X2X3.
Каждая составляющая правой части этого выражения в зависимости от значений функции на наборах, являющихся соседними по переменной Х4, может принимать значения, приведенные
в табл. 1.
Таблица 1
Значения функций четырех переменных
F[X1, X 2, X 3, X 4 ]
0
0
1
1
F[X1, X 2, X 3, X4 ]
0
1
0
1
F[X1, X 2, X 3, L]
0
L
L
1
27
В нижней строке таблицы приведены значения, которые
должны быть поданы на информационный вход мультиплексора, определяемый комбинацией соответствующих управляющих
сигналов.
Следовательно, на каждый информационный вход мультиплексора, определяемый комбина0
D0 MUX
цией сигналов на адресных входах,
X4
D1
необходимо подключить сигналы
D2
X4
из множества {0,1, L, L} в соответсD3
1
D4
твии с таблицей истинности реали1
D5
F
зуемой переключательной функции.
X4
D6
X4
Это свидетельствует о возможности
D7
0
реализации на мультиплексоре с N
4
X1
адресными входами переключатель2
X2
ной функции N + 1 аргументов.
X3
1
В качестве примера рассмотрим
Рис. 2. Реализация переклю- реализацию на мультиплексоре с
чательной функции тремя адресными входами переключательной функции, заданной таблицей истинности (табл. 2).
Таблица 2
Таблица истинности переключательной функции
28
X1
X2
X3
X4
F
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
0
1
0
0
1
1
1
1
1
0
1
1
0
0
0
Информационные входы
D0 = 0
D1 = X 4
D2 = X4
D3 = 1
D4 = 1
D5 = X4
D6 = X 4
D7 = 0
Правый столбец табл. 2 заполнен в соответствии с выражением
(2) и табл. 1, определяющими порядок подключения входов данных мультиплексора для реализации заданной переключательной функции. Функциональная схема включения мультиплексора для реализации рассмотренного примера приведена на рис. 2.
2. ОПИСАНИЕ ВЫПОЛНЕНИЯ РАБОТЫ
Для выполнения данной работы выбираются два мультиплексора для случаев четырех и трех управляющих входов.
3. ПОРЯДОК ВЫПОЛНЕНИЯ РАБОТЫ
Выполнение работы состоит в проверке работоспособности
мультиплексора на 8 и 16 информационных входов, синтезированных в соответствии с индивидуальным заданием, а также схемы, синтезированной по таблице истинности.
На входы мультиплексора информация подается в парафазном коде с генератора импульсов. Контроль работоспособности
схем осуществляется по таблице истинности функции от четырех переменных.
4. ЗАДАНИЕ К ЛАБОРАТОРНОЙ РАБОТЕ
Для составления таблицы истинности в соответствии с вариантом задания необходимо:
1. Определить число DIG по формуле DIG = 7NV2 + 200 NV +
+ 30, где NV – номер варианта индивидуального задания.
2. Перевести число DIG из десятичной в двоичную систему
счисления.
3. Полученное число дополнить до 16 бит, заполняя старшие
разряды числа нулями.
4. Составить таблицу истинности четырех переменных. Значение функции на шестнадцатом наборе аргументов определяется
одним разрядом числа DIG(F(1) = DIG(1)). Нумерация разрядов
числа DIG увеличивается в сторону старших разрядов.
5. Реализовать логическую функцию, представленную заданной таблицей истинности, с использованием следующих устройств цифровой техники:
– мультиплексор на 8 каналов К155КП7;
– сдвоенный мультиплексор 4  1 К155КП2 (предполагается
использование разрешающих входов мультиплексора и объединение его выходов по схеме ИЛИ).
– логические элементы.
29
5. СОДЕРЖАНИЕ ОТЧЕТА
Отчет должен содержать:
– реализуемую таблицу истинности четырех переменных;
– функциональную схему мультиплексора, реализующую заданную функцию;
– результаты проверки функционирования в моделирующей
системе MicroCap;
– данные реализации заданной переключательной функции
после минимизации на логических элементах;
– сравнительные результаты по временным диаграммам по
пп. 2, 3 и 4.
Библиографический список
1. Угрюмов Е. П. Проектирование элементов и узлов ЦВМ. М:
Высш. шк., 2004.
2. Потемкин И. С. Функциональные узлы цифровой автоматики. М.: Энергоатомиздат, 1988.
3. Цифровые интегральные микросхемы: справочник/
М. И. Богданович, И. Н. Грель, С. А. Дубина и др. Мн.: Беларусь, Полымя, 1996.
4. Лысиков Б. Г. Арифметические и логические основы цифровых автоматов. М.: Высш. шк., 1980.
5. Пухальский Г. И. Новосельцева Т. Я. Цифровые устройства: учеб. пособие для втузов. СПб.: Политехника, 1996.
6. Воробьев Н. И. Проектирование электронных устройств:
учеб. пособие. М.: Высш. шк., 1989.
7. Схемотехника ЭВМ: Метод. указ. к выполнению курсового
проекта / СПбГУАП. СПб., 2002.
30
Содержание
Лабораторная работа № 1. Применение моделирующей
системы microcap-9 в задачах построения простейших
цифровых схем................................................................
Лабораторная работа № 2. Кодирующие устройства..............
Лабораторная работа № 3. Синтез логических схем
на мультиплексорах.........................................................
Библиографический список...............................................
3
17
26
30
31
Документ
Категория
Без категории
Просмотров
0
Размер файла
888 Кб
Теги
kursanov
1/--страниц
Пожаловаться на содержимое документа