close

Вход

Забыли?

вход по аккаунту

?

Kursanov1

код для вставкиСкачать
Федеральное агенТство по образованию
Государственное образовательное учреждение
высшего профессионального образования
Санкт-Петербургский государственный университет
аэрокосмического приборостроения
ПРОЕКТИРОВАНИЕ
ЦИФРОВЫХ УСТРОЙСТВ ЭВМ
В ПРОГРАММНОМ ПАКЕТЕ MICROCAP-9
Методические указания
к выполнению лабораторных работ
№ 4–6
Санкт-Петербург
2008
Составители: О. И. Курсанов, С. Г. Марковский, Л. А. Осипов,
А. И. Попов, Т. В. Семененко
Рецензент кандидат технических наук В. П. Попов
Методические указания к выполнению лабораторных работ
по курсу «Схемотехника ЭВМ» содержат краткие теоретические
сведения по проектированию операционных блоков ЭВМ. Рассмотрены основные приемы моделирования с использованием
прикладного пакета MicroCap-9.
Указания предназначены для студентов дневного и вечернего
факультетов специальностей 230101 «Вычислительные системы,
комплексы, сети», 230201 «Информационные системы и технологии (в бизнесе)» и др.
Подготовлены кафедрой информационно-сетевых технологий
и рекомендованы к изданию редакционно-издательским советом
Санкт-Петербургского государственного университета аэрокосмического приборостроения.
Редактор Г. Д. Бакастова
Верстальщик С. Б. Мацапура
Сдано в набор 10.06.08. Подписано к печати 01.09.08.
Формат 60×84 1/16. Бумага офсетная. Печать офсетная. Усл.-печ. л. 2,03.
Уч.-изд. л. 1,94. Тираж 200 экз. Заказ №
Редакционно-издательский центр ГУАП
190000, Санкт-Петербург, Б. Морская ул., 67
© ГУАП, 2008
Лабораторная работа № 4
ДЕШИФРАТОРЫ И ШИФРАТОРЫ
Цель работы: изучение принципов построения различных
схем дешифраторов, шифраторов и их синтез.
1. МЕТОДИЧЕСКИЕ УКАЗАНИЯ
Дешифратором называется операционный элемент, имеющий
n входов и 2n выходов и обеспечивающий
появление сигнала на определенном вы0
1
ходе для каждой конкретной комбинации
DC
1
входных сигналов, одновременно посту2
пивших на его входы. Поскольку в случае
n
3
двоичного кода существует 2 различных
2
n-разрядных комбинаций, количество вы4
ходных шин в общем случае определяется
5
выражением N = 2n. Выходной код при
6
этом принято называть унитарным, т. е.
3
значение «1» будет только в одном разря7
де.
Если N = 2n, то дешифратор называется Рис. 1. Полный дешифратор
полным.
на 3 входа
Условное изображение дешифратора
для случая n = 3 приведено на рис. 1. Сигнал появляется на том выходе, номер которого соответствует двоичному числу, образованному входной n-разрядной комбинацией.
Работа полных дешифраторов может быть описана совокупностью переключательных функций:
Y0 = Х n −1X n −2 … X1X 0;
Y1 = X n −1 X n −2 … X1X 0;

Y2n −1 = X n −1X n −2 … X1X 0, (1)
3
где Xi – значения входных сигналов дешифратора;Yi – значения
выходных сигналов.
В качестве примера можно привести простейший дешифратор
на 2 входа (Х0, Х1) и 4 выхода (Y0, Y1, Y2, Y3). Логика работы этого дешифратора отражена в табл. 1.
Таблица 1
Таблица истинности состояний 2-входового дешифратора
Входы
Выходы
X1
X0
Y0
Y1
Y2
Y3
0
0
1
1
0
1
0
1
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
На основании приведенной таблицы функциональная схема
дешифратора может быть описана следующими алгебро-логическими выражениями:
Y0 = X 1 X 0;
Y1 = X 1X 0;
Y2 = X1 X 0;
Y3 = X1X 0.
Соответствующая схема дешифратора показана на рис. 2.
В вычислительной технике дешифраторы используются для
расшифровки кодов и выдачи управляющих сигналов в различX0
&
1
X0
&
X1
1
&
X1
&
Y3
Y2
Y1
Y0
Рис. 2. Функциональная схема 2-входового дешифратора
4
ные цепи. Они применяются в устройствах управления ЦВМ для
дешифрации кода операции и выдачи сигналов в цепи машины,
участвующие в выполнении данной операции. Дешифраторы
также широко применяются в качестве адресных коммутаторов
запоминающих устройств.
Существует несколько методов построения дешифраторов, реализующих систему (1) различным образом в зависимости от формата дешифрируемого слова и параметров используемых логических элементов, в частности числа входов каждого элемента.
Линейные дешифраторы
Линейные дешифраторы строятся непосредственно по выражениям (1), т. е. каждая переключательная функция реализуется отдельным n-входовым конъюнктором. Построение дешифратора этим способом возможно, если m ≥ n, где m – число входов
логического элемента.
На рис. 3 показан линейный дешифратор 3-разрядного входного слова. Дешифратор образован из восьми 3-входовых конъ-
&
&
X
0
1
X0
X1
&
&
1
X1
X2
&
&
1
X2
&
&
Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7
Рис. 3. Функциональная схема линейного дешифратора
5
юнкторов, каждый из которых срабатывает при определенной
комбинации входных сигналов. В литературе подобные дешифраторы иногда называются прямоугольными, или матричными.
Дешифратор может быть реализован не только на конъюнкторах, но и на других логических элементах. При этом необходимо
преобразовать выражение (1) в базис, соответствующий используемым элементам.
Различные типы дешифраторов отличаются быстродействием и аппаратурными затратами. Быстродействие может быть
определено временем запаздывания или задержки входных сигналов Т, т. е. интервалом времени задержки выходного сигнала
от момента подачи входного. Аппаратурные затраты или сложность дешифраторов S могут быть определены суммарным количеством входов используемых логических элементов по методу
Квайна.
Для линейного дешифратора быстродействие определяется
задержкой в одном логическом элементе tл.э, так как все они подключены к входным шинам параллельно. Следовательно, Тл =
= tл.э.
Число используемых логических элементов составляет 2n, где
n – число входов дешифратора. Каждый элемент имеет n входов.
Поэтому общая сложность дешифратора определяется как Sл =
= n2n.
Пирамидальные дешифраторы
Если число входов m логических элементов меньше разрядности дешифрируемого кода n, то построение дешифратора по
линейной структуре невозможно. Одним из возможных способов
построения дешифраторов в этих условиях является пирамидальная структура. Суть ее состоит в следующем. Совокупность
переключательных функций (1), описывающая работу дешифратора, может быть представлена в виде
Dit = RQit−1 ∨ LQit+1. (2)
Из приведенных выражений видно, что каждая функция Yj
формируется поэтапно. На первом этапе реализуются выражения (ХiХi–1), на втором – конъюнкции полученных выражений и
Хi–2 и т. д. Схема пирамидального дешифратора на 3 входа приведена на рис. 4.
6
&
X0
&
&
X0
&
&
X1
&
Y0
Y1
Y2
Y3
X1
&
&
&
X2
&
X2
&
&
Y4
Y5
Y6
Y7
Рис. 4. Функциональная схема пирамидального дешифратора
Для определения быстродействия пирамидального дешифратора следует учесть, что каждая функция Yj системы (2) реализуется после прохождения сигнала через (n–1) логических элементов, образующих ступени пирамиды (рис. 4). Следовательно, Тп=
= (n–1)tл.э. Сложность пирамидального дешифратора оценивается Sп = 8(2n–1–1).
Недостатком пирамидальных дешифраторов является существенно неравномерная нагрузка на входы логических элементов
дешифрируемого кода, а именно от 2 до 2n–1 логических элементов. Так, из рис. 4 следует, что вход Х2 нагружен на 5 логических
элементов, а Х0 – на 3.
Ступенчатый дешифратор
Для образования дешифраторов ступенчатой структуры дешифрируемое слово разбивается на слоги, разрядность которых
не превышает количество входов используемых логических элементов. Для каждого слога реализуется соответствующий линейный дешифратор, что образует первую ступень дешифрации.
Последующие ступени обеспечивают выполнение конъюнкции
сигналов с выходов полученных линейных дешифраторов. При
этом для получения всех 2n выходов дешифратора на конъюн7
кторы должны быть поданы все парные комбинации выходов
линейных дешифраторов. Для реализации двухступенчатого дешифратора основная система (1) представляется в виде
Y0 = [X n −1X n −2 … Xi ][Xi −1 … X1X 0 ];
Y1 = [X n −1X n −2 … Xi ][Xi −1 … X1X 0 ];
…………………………………………………
Y2 n −1 = [X n −1X n −2 … Xi ][Xi −1 … X1X 0 ],
где i = n/2 при n четном; i = (n–1)/2 при n нечетном.
Схема двухступенчатого дешифратора на 4 входа при использовании парафазного входного сигнала приведена на рис. 5.
При оценке быстродействия двухступенчатых дешифраторов
следует учесть, что входной сигнал задерживается на двух логических элементах, после чего появляется на выходе дешифратора, т. е. Тв.д = 2tл.э.
Аппаратурные затраты для реализации первой ступени определяются в соответствии с формулой для линейного дешифратора
n
S′в.д = 2 2
2
n
2
=2
n
2n
при n четном;
X0
&
&
X2
X0
&
&
X2
X3
&
&
X1
X1
X3
&
&
&
&
Y14
Y13
&
&
Y12
&
Y11
&
Y10
&
Y9
Y8
.. .&
&
Y7
&
Y1
Y0
Рис. 5. Функциональная схема двухступенчатого дешифратора
8
n +1
S′ =
2
2
n +1
2
+
n −1
2
2
n −1
2
при n нечетном.
Вторую ступень образуют 2-входовые конъюнкторы, число
которых равно числу выходов дешифратора. Следовательно,
S′′в.д = 2 ⋅ 2 n = 2 n +1 .
Общая сложность двухступенчатых дешифраторов определяется как сумма аппаратурных затрат на первую и вторую ступени дешифратора:
S′′в.д = S′в.д + S′′в.д.
Двухступенчатые дешифраторы при n > 3 требуют меньших
аппаратурных затрат, чем пирамидальные, которые, в свою очередь, проще линейных дешифраторов, что следует из сравнения
формул сложности.
Неполные дешифраторы
В некоторых случаях отсутствует необходимость в дешифрировании всех 2n комбинаций входного n-разрядного слова. При
этом число выходных шин дешифратора N < 2n. Такие дешифраторы называются неполными. Те n-разрядные комбинации, при
которых выходные сигналы не вырабатываются, называются несущественными. Они могут быть использованы для упрощения
схемы неполного дешифратора. Например, необходимо синтезировать дешифратор для выделения 10 наборов:
Y0 = X3X2X1X 0;
Y5 = X3X2X1X 0;
Y1 = X3X2X1X 0;
Y6 = X3X2X1X 0;
Y2 = X3X2X1X 0;
Y7 = X3X2X1X 0;
Y3 = X3X2X1X 0;
Y8 = X3X2X1X 0;
Y4 = X3X2X1X 0;
Y9 = X3X2X1X 0.
На остальных несущественных наборах дешифратор не определен. Для упрощения схемы используем диаграмму Вейча
(рис. 6). Несущественные наборы обозначим прочерками.
Для непосредственной реализации функций Y0, ..., Y9 необходимо десять 4-входовых конъюнкторов. В результате минимизации
структура неполного дешифратора упрощается и будет состоять:
9
X1
Y0
Y2
Y3
Y1
Y4
Y6
Y7
Y5
–
–
–
–
X2 Y
8
–
–
Y9
X0
X3
Рис. 6.
0
1
2
– из двух 4-входовых конъюнкторов (реализация Y0, Y1),
– шести 3-входовых конъюнкторов
(реализация Y2, Y3, Y4, Y5, Y6, Y7),
– двух 2-входовых конъюнкторов (реализация Y8, Y9).
Таким образом, упрощение схемы составляет
∆ S = 10.4 – (2.4 + 6.3 + 2.2) = 10 вх.
Минимизация
Шифраторы
переключательШифраторами называются операциных функций неполного дешиф- онные узлы, преобразующие поступаюратора
щий на вход унитарный код (одна единиCD
3
1
2
4
5
6
4
7
Рис. 7. Шифратор
ца в каком-либо разряде) в соответствующую комбинацию выходных z-разрядных
сигналов. Условное обозначение шифратора
показано на рис. 7.
Шифраторы используются для кодирования информации и преобразования кодов.
Для синтеза шифратора можно использовать
табл. 2, в каждой строке которой указывается комбинация выходных сигналов в зависимости от сигнала на входе шифратора.
Таблица 2
Таблица истинности состояний шифратора
Входы Х
Выходы Y
0
1
.
r
0
1
0
.
0
1
0
1
.
0
.
.
.
.
.
.
.
.
.
.
p
0
0
.
1
Например, составим таблицу функционирования шифратора
для преобразования десятичного кода в двоичный (табл. 3).
10
На основании этой таблицы можно написать выражения для
выходных сигналов шифратора, соответствующих в данном примере разрядам двоичных чисел, полученных в результате преобразования из десятичной системы. Полученные алгебро-логические выражения могут быть реализованы на логических элементах типа ИЛИ следующим образом:
Y3 = X 8 ∨ X 9;
Y2 = X 4 ∨ X5 ∨ X6 ∨ X7;
Y1 = X2 ∨ X3 ∨ X6 ∨ X7;
Y0 = X1 ∨ X3 ∨ X5 ∨ X7 ∨ X 9.
Таблица 3
Функционирование шифратора
Выходы
Входы Xi
Y3
Y2
Y1
Y0
0
0
0
0
0
1
0
0
0
1
2
0
0
1
0
3
0
0
1
1
4
0
1
0
0
5
0
1
0
1
6
0
1
1
0
7
0
1
1
1
8
1
0
0
0
9
1
0
0
1
На основе совместного использования шифраторов и дешифраторов можно построить один из вариантов преобразователей
кодов. В этом случае обобщенная схема такого преобразования
будет иметь вид, показанный на рис. 8.
Зная законы преобразования кодов (см. лабораторную работу
№ 2), можно поставить в соответствие и соединить конкретные
11
0
0
0
1
1
1
1
n–1
K
K
m–1
DC
CD
0
Рис. 8. Схема преобразователя кодов
выходы дешифратора с входами шифратора и таким образом
обеспечить заданное преобразование.
2. ПОРЯДОК ВЫПОЛНЕНИЯ РАБОТЫ
1. Составить схемы полного дешифратора по заданию лабораторной работы № 2.
2. Собрать заданную схему дешифратора в МicroСap-9.
3. Проверить правильность работы дешифратора по временным диаграммам.
4. Составить схему преобразователя кодов и выполнить синтез неполного дешифратора и синтез шифратора.
5. Собрать синтезированную схему преобразователя в МicroСap-9.
6. Проверить правильность работы преобразователя по
временны′м диаграммам.
3. СОДЕРЖАНИЕ ОТЧЕТА
Отчет должен содержать:
– схемы дешифраторов по пп. 1 и 2;
– определение их быстродействия и сложности;
– синтез неполного дешифратора (первая ступень преобразователя кодов);
– синтез шифратора (вторая ступень преобразователя).
4. КОНТРОЛЬНЫЕ ВОПРОСЫ
1. В чем состоят достоинства и недостатки различных типов
дешифраторов?
2. Сравните быстродействие и аппаратурные затраты различных методов конструирования дешифраторов.
3. Как синтезируется преобразователь кодов?
12
Лабораторная работа № 5
СТАТИЧЕСКИЕ РЕГИСТРЫ
Цель работы: изучение функциональных возможностей статических регистров с различными цепями ввода и вывода информации и схем формирования осведомительных сигналов.
1. МЕТОДИЧЕСКИЕ УКАЗАНИЯ
Статический регистр – это операционный элемент ЭВМ, предназначенный для хранения двоичной информации в виде машинных слов и выполнения логических операций над словами,
а также для выработки осведомительных сигналов относительно
характера содержащейся в нем информации. Регистр представляет собой совокупность элементов памяти (как правило, триггеров), число которых определяется разрядностью машинных
слов, и комбинационных схем, обеспечивающих выполнение
указанных функций. Особенностью статического регистра является регулярность его структуры: каждый элемент памяти (ЭП),
выполняющий функцию хранения одного разряда слова, дополняется комбинационной схемой (кс), обеспечивающей функции
вывода информации, а также выполнения логических операций
над словами. В результате синтез статического регистра, реализующего определенные функции над словами, сводится к синтезу необходимой схемы для одного разряда регистра и повторению
полученных схем для отдельных его разрядов.
Предметом изучения в настоящей работе являются три группы функций статического регистра:
− установочные функции;
− логические операции;
− формирование осведомительных сигналов.
Сделаем два замечания относительно функций первых двух
групп, поскольку их реализация сопровождается переключением триггеров регистра. Во-первых, будем считать, что на выполнение каждой функции отводится такт машинного времени, а
образование значений функции для всех разрядов регистра синхронизировано во времени путем подачи специального синхросигнала на входы С всех триггеров регистра. Во-вторых, реализация каждой функции происходит под действием определенного
управляющего сигнала. Таким образом, с регистром, выполняющим несколько функций, связывается множество управля13
ющих сигналов, на которые накладывается одно ограничение:
в каждый момент времени активный (в нашем случае – высокий)
уровень может иметь лишь один управляющий сигнал множества.
Отметим, что выполнение регистром каждой функции может
быть записано в виде отдельной микрооперации с указанием соответствующего управляющего сигнала.
Формирование осведомительного сигнала реализуется кс, на
входы которой подаются сигналы с выходов триггеров регистра.
Поэтому значение осведомительного сигнала в момент времени
t определяется состоянием триггеров регистра в тот же момент
времени, и, следовательно, отдельного машинного такта на формирование осведомительного сигнала не требуется.
Рассмотрим функции, выполняемые статическим регистром.
Установочные функции
Функция сброса. Выполнение этой функции сводится к обнулению (установке в 0) всех разрядов регистра. Соответствующая
микрооперация может быть записана следующим образом:
Yсбр : RG[0 : n − 1] := 0,
Q0t +1, …, Qnt +−11 = 0.
Функция ввода в регистр прямого кода числа В. В результате
выполнения этой функции триггеры регистра устанавливаются
в состояния, соответствующие значениям разрядов вводимого
слова:
Yвв.пр : RG[0 : n − 1] := B,
где В = bn–1bn–2...b1b0.
Функция ввода в регистр обратного кода числа. После выполнения этой функции триггеры регистра устанавливаются в состояния, противоположные значениям разрядов вводимого слова:
Yвв.обр : RG[0 : n − 1] := B.
Группа логических операций
Отметим особенности реализации логических операций в статическом регистре.
14
1. Выполнение любой логической операции над словами носит поразрядный характер, т. е. результатом операции является
слово, значение каждого разряда которого есть результат этой
операции над значениями одноименных разрядов слов, участвующих в операции.
Пусть А * В = С, где А = an–1, ..., a0; В = bn–1, ..., b0; C = cn–1,
..., c0;
где * – знак логической операции.
Разряды слова С определяются так:
c0 = a0 * b1; ...; cn–1 = an–1 * bn–1.
П р и м е р . Определить С = А & В;
& 10110110
01111101
0011010
0
2. Будем считать, что к моменту выполнения логической
операции слово, являющееся одним из операндов, находится
в регистре, а слово – второй операнд – вводится в регистр извне;
результат логической операции образуется в регистре. Таким образом, микрооперация выполнения логической операции может
быть записана следующим образом:
А = 10110110,
В = 01111101.
Y ∗ : RG[0 : n − 1] := RG[0 : n − 1] ∗ B,
Q0t +1 = Q0t ∗ b0t ; …; Qnt +−11 = Qnt −1 ∗ bnt −1,
где Y* – управляющий сигнал, инициирующий выполнение логической операции, обозначенной знаком «*».
Синтез схем статического регистра
Рассмотрим синтез схем регистра для выполнения функций
указанных двух групп. Как уже отмечалось, для решения задачи достаточно ограничиться построением схемы одного разряда
регистра. В качестве исходной информации будем использовать
множество функций, которое должен реализовать регистр, тип
триггера и таблицу входов триггера указанного типа.
Пусть множество функций включает в себя:
– функцию сброса;
– функцию ввода обратного кода числа;
– логическую операцию – конъюнкцию.
15
Рассмотрим триггер J-K-типа (табл. 1). Цель синтеза – построение кс для одного разряда статического регистра. Входными
сигналами схемы являются:
– Yсбр – управляющий сигнал, инициирующий функцию сброса;
– Yвв.обр – управляющий сигнал, инициирующий функцию
ввода обратного кода числа;
– Y& – управляющий сигнал, инициирующий логическую
операцию – конъюнкцию;
– bit – сигнал i-го разряда вводимого слова;
– Qit – состояние триггера i-го разряда к моменту реализации
функции;
– Qit+1 – состояние триггера i-го разряда после прохождения
синхроимпульса, т. е. решение логической функции.
Таблица 1
Таблица функционирования J-K-триггера
Jt
Kt
Qt
Qt+1
0
1
–
–
–
–
1
0
0
0
1
1
0
1
0
1
Схема должна вырабатывать функции возбуждения Jit и Kit,
однозначно определяющие состояние триггера i-го разряда в момент времени t + 1, которое является результатом выполнения
функций для i-го разряда.
Синтез схемы содержит следующие этапы:
– определение таблицы истинности для функций Ji и Ki;
– построение на их основе диаграмм Вейча и минимизация
функций;
– составление минимальных аналитических выражений для
функции возбуждения;
– построение по полученным выражениям принципиальных
схем.
Таблица истинности для функций Ji и Ki содержит в общем
случае 32 строки, поскольку они являются функциями от пяти
аргументов: Yсбр, Yвв.обр, Y&, bit, Qit. С учетом ограничения на управляющие сигналы (только один сигнал имеет высокий уровень
и, таким образом, выполняется только одна операция) сокращается число всевозможных наборов, а следовательно, и число
строк в таблице истинности до 16 (табл. 2).
16
Таблица 2
Функционирование разряда статического регистра
Yсбр
Yвв.обр
Y&
bi t Qi t
Qit+1
Ki
Ji
Комментарий
0
0
0
0
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
00
01
10
11
00
01
10
11
00
01
10
11
00
01
10
11
0
1
0
1
0
0
0
0
1
1
0
0
0
0
0
1
–
0
–
0
–
1
–
1
–
0
–
1
–
1
–
0
0
–
0
–
0
–
0
–
1
–
0
–
0
–
0
–
Регистр выполняет
операцию хранения
Нет управляющих
сигналов
Сброс Yсбр = 1,
Qit+1 = 0
при любом значении bi t
Ввод обратного
кода числа
t
Qit +1 = b i
Выполняется
конъюнкция
bit & Qit
Для каждой функции Ji (Ki) строятся диаграммы Вейча
(рис. 1).
Y&
При этом из табл. 2 можно заYвв.обр
полнить лишь 16 клеток, а остальYсбр
ные заполняются прочерками.
По полученным выражениям
bit
       
строим схемы, вырабатываю       
щие сигналы для функций воз0 1  1    0
буждения, при этом необходимо
0 1  0    1
учитывать особенности базиса. Qt
K1
i
В данном примере в случае исY&
пользования микросхем серии
Yвв.обр
К155 можно схему для Ji реалиYсбр
зовать, используя встроенную
bit
0 0  1    0
в триггер схему И. Логические
0 0  0    0
выражения, соответствующие
       
функциям Ki и Ji, имеют вид:








K i = Yсбр ∨ Yвв.обрbit ∨ Y&bit,
Qit
J i = Yвв.обрbit.
Рис. 1. Диаграмма Вейча для
функций Ji (Ki)
Ji
17
& 1
t
bi
Yвв.обр
bit
&
&
Yвв.обр
Yсбр
&
t
bi
Y&
C
S Ti
&
J
C
&
K
R
Qi
Qi
Рис. 2. Схема одного разряда статического регистра
Синтезированная схема одного разряда статического регистра в соответствии с выражением (1), выполняющая три заданные
функции, показана на рис. 2.
Формирование осведомительных сигналов
Довольно часто на регистрах вычисляются значения логических условий вида
< RG > < операция отношения > < константа >,
где < RG > – содержимое регистра, < операция отношения >: >,
≥, =, ≠, <, ≤.
Значение логического условия отображается осведомительным сигналом, который имеет два значения: 1 – если условие
выполняется; 0 – в противном случае. Формирование осведомительного сигнала осуществляется кс, на входы которой подаются сигналы с выходов триггеров регистра.
П р и м е р . Выработать осведомительный сигнал fА = 1 для
4-разрядного регистра RGA, если RGA < 10. В противном случае
fА = 0.
Составим таблицу условия выработки осQ
Q1 0 ведомительного сигнала (табл. 3).
1 1 1 1
На основании данной таблицы построим
1
1
диаграмму Вейча и минимизируем функцию
fА (рис. 3).
Q 1 1 1 1
В результате получим
3
Q2
f A = Q3 ∨ Q1Q2.
Рис. 3. МинимизаСхема, формирующая данный осведомиция функтельный
сигнал, приведена на рис. 4.
ций fA
Микропрограмма работы статического регистра (рис. 5) состоит из следующих микроопераций:
18
Таблица 3
Условие выработки осведомительного сигнала
Код
Q3
Q2
Q1
Q0
fA
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
1
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
&
RG
Т3
Q3
Q3
Т2
Q2
Q2
Т1
Q1
1
Т0
Q1
fA
Q0
Q0
Рис. 4. Схема выработки осведомительного сигнала
1) Y0: RG [0: n–1] = 0 – обнуление всех разрядов;
2) Y1: RG [0: n–1] = Х – запись машинного слова в RG;
3) Y2: RG = RG * В – выполнение заданной логической операции «*» между содержимым RG и машинным словом В, поступившим в RG;
4)Y3: W: = RG [0: n–1] – вывод информации из RG;
5) Х = 1 <условие> – формирование осведомительного сигнала.
19
Если регистр выполняет запись информации без предварительного обнуY3
ления, то первая микрооперация отсутствует. Набор микроопераций зависит
RG
n–1
0
от кода ввода и вывода информации, усY1
ловия формирования осведомительных
X
Y2 Y0
сигналов.
В лабораторной работе исследуются:
Рис. 5. Схема реализа– цепи ввода и вывода информации
ции микропрогдля
одного разряда регистра;
раммы
– реализация логических операций
над машинными словами с помощью элементной базы и вспомогательных генераторов импульсов МicroСap-9;
– схема формирования осведомительного сигнала.
Работа регистра характеризуется набором информационных
и управляющих сигналов, которые определяют его работу в различных режимах.
Информационные сигналы поступают на специальные информационные входы регистра. Если ввод машинного слова осуществляется параллельным кодом, то число таких входов равно числу
разрядов регистра, если ввод осуществляется последовательным
кодом, то требуется, как правило, один вход. При выводе информации параллельным кодом имеется по одному выходу на каждый разряд при монофазном коде и по два – при парафазном. В
режиме вывода последовательного монофазного кода требуется
один выход, парафазного – два. В дальнейшем обозначим bi , bi
значения разряда вводимого слова; ai , ai  – значения разряда выводимого из регистра машинного слова.
Управляющие сигналы определяют режим работы регистра.
Каждый управляющий сигнал поступает на определенный управляющий вход регистра.
Кроме указанных сигналов используются синхроимпульсы
для организации работы регистра в тактирующем режиме. Это
значит, что при наличии определенных информационных и управляющих сигналов, задающих реализацию той или иной функции, работа регистра осуществляется под действием тактирующего сигнала, поступающего на вход С каждого триггера регистра.
Схема для исследования статического регистра должна иметь
следующие составные части:
– генератор тактовых импульсов;
W
X
20
– исследуемую схему;
– источники управляющих и информационных сигналов;
– элементы индикации для визуального наблюдения за работой регистра, в нашем случае временные диаграммы.
Исследуемая схема содержит триггеры и логические схемы,
одинаковые для каждого разряда. Сигналы с выхода логической
схемы поступают на информационные входы триггеров: входы
J-K или D. Если исследуется регистр на R-S- или Т-триггерах,
то несложным путем каждый из них может быть реализован на
J-K- и D-триггере.
Источниками информационных и управляющих сигналов
схемы являются генераторы импульсов в МicroСap-9. Для визуального наблюдения за работой схемы следует использовать
временны′е диаграммы.
2. ПОРЯДОК ВЫПОЛНЕНИЯ РАБОТЫ
При подготовке к лабораторной работе необходимо заранее
выполнить синтез исследуемых схем по всем пунктам задания,
оформив его в виде предварительного отчета.
1. Построить функциональную схему одного разряда статического регистра с заданными цепями ввода, выполняемой логической функцией и цепями вывода информации. Заполнить
таблицу функционирования разряда RG.
З а м е ч а н и е : при построении функциональной схемы триггер рассматривать как модуль и не строить его из логических
элементов.
2. Построить кс формирования осведомительного сигнала.
При необходимости выполнить минимизацию.
3. Провести окончательное моделирование схемы с использованием МicroСap-9. Результаты поместить в отчет.
3. ЗАДАНИЕ К ЛАБОРАТОРНОЙ РАБОТЕ
Варианты индивидуальных заданий приведены в табл. 4.
Характеристики синтезируемого регистра:
I. Тип триггера: 1) R-S, 2) J-K, 3) T, 4) D.
II. Код ввода: 1) парафазный, 2) монофазный.
III. Код вывода: 1) парафазный, 2) монофазный прямой, 3) монофазный обратный.
IV. Обнуление: 1) есть, 2) нет.
V. Условие формирования осведомительных сигналов:
1) <RG> – четное, не делится на 3;
21
2) 3 < <RG> <10;
3) <RG> – нечетное, не делится на 3;
4) 10 = <RG> ≤ 3;
5) <RG> делится на 3 или 4;
6) <RG> делится на 3 или 5;
7) 10 < <RG> ≠ 15.
VI. Выполняемая логическая операция:
1. Конъюнкция: b&Q.
2. Дизъюнкция: b∨Q.
3. Сложение по mod2: b⊕Q.
4. Функция Шеффера: bQ.
5. Функция Пирса: b ∨ Q.
6. Равнозначность: b ⊕ Q.
7. Запрет по b: bQ.
8. Запрет по Q: bQ.
9. Импликация: b ∨ Q.
10. Импликация: b ∨ Q.
Таблица 4
Варианты индивидуальных заданий
Номер
варианта
I
II
III
IV
V
VI
Номер
варианта
I
II
III
IV
V
VI
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
1
2
3
4
1
2
3
4
1
2
3
4
1
2
3
1
1
2
2
1
1
2
2
1
1
2
2
1
1
2
1
2
3
1
1
2
3
1
1
2
3
3
1
1
1
1
2
1
2
1
2
1
1
2
1
2
1
2
1
1
1
2
3
4
5
6
7
6
7
6
5
4
3
2
1
1
2
3
4
5
6
7
8
9
10
1
2
3
4
5
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
4
1
2
3
4
1
2
3
4
1
2
3
4
1
2
2
1
1
2
2
1
1
2
2
1
1
2
2
1
1
2
3
2
1
2
3
1
1
2
3
1
1
3
2
1
1
2
1
2
1
2
2
1
2
1
2
1
2
1
2
1
2
3
4
5
6
7
7
6
5
4
3
2
1
3
6
7
8
9
10
1
2
3
4
5
6
7
8
9
10
4. СОДЕРЖАНИЕ ОТЧЕТА
Отчет должен содержать:
– таблицы функционирования, по которым строятся кс;
22
′ диаграммы по пп. 1, 2.
– схему исследования и временные
5. КОНТРОЛЬНЫЕ ВОПРОСЫ
1. На входы триггеров статического регистра поступают сиг′ диаграмме. Регистр предварительно
налы согласно временной
обнулен. Определить конечное состояние регистра.
S3
R3
t
S2
R2
t
S1
R1
t
t
t
t
2. Какими логическими функциями определяются состояния
каждого разряда RG на J-K-триггерах. RG предварительно обнулен.
3. На каком типе триггера статического регистра можно выполнить операцию mod2?
4. Для чего служат магистрали, объединяющие RG?
Лабораторная работа № 6
СДВИГАЮЩИЕ РЕГИСТРЫ
Цель работы: изучение функциональных возможностей сдвигающего регистра.
1. МЕТОДИЧЕСКИЕ УКАЗАНИЯ
Сдвигающий регистр – это операционный элемент ЦВМ, который служит для хранения машинного слова и выполнения над
ним одной или нескольких операций сдвига. Необходимость в
сдвиге информации возникает:
– при преобразовании параллельного кода машинного слова в
последовательный и наоборот;
– выполнении нормализации чисел;
– выполнении арифметических и логических операций;
– генерации пачек управляющих импульсов с заданным интервалом между импульсами.
Структуру сдвигающего регистра определяет:
– способ задания процедур ввода и вывода информации;
23
– принцип организации межразрядных связей;
– тип триггера.
В последовательных регистрах информация выводится и
вводится последовательно разряд за разрядом. В параллельнопоследовательных регистрах ввод информации осуществляется
параллельно, а вывод – последовательно. В последовательнопараллельных регистрах ввод последовательный, вывод параллельный. Регистр, имеющий возможность осуществлять сдвиги
влево и вправо, называется реверсивным. При организации сдвигов с целью сохранения информации крайние разряды регистров
соединяются между собой, и такие регистры называются кольцевыми.
Общая методика синтеза сдвигающего регистра
Работу i-го разряда регистра можно описать следующим образом. При подаче сигнала сдвига на один разряд происходит
переход каждого последующего триггера в состояние, соответствующее состоянию предыдущего. Составим таблицу функционирования i-го триггера, переходящего из состояния Qit в момент
времени t в состояние Qit+1 в момент времени t + 1 под воздействием сдвигающего импульса. При этом Qit+1 будет зависеть от
состояния предыдущего триггера Qi–1t. На основе таблицы истинности используемого триггера для каждого триггера строится диаграмма Вейча, обеспечивающая требуемые переходы i-го
разряда, обозначенные в таблице переходов (табл. 1). Эти функции минимизируются, а затем составляется схема сдвигающего
регистра.
Таблица 1
Функционирование сдвигающего регистра
Yсдв
Qi–1t
Qit
Qit+1
1
1
1
1
0
0
1
1
0
1
0
1
0
0
1
1
Синтез сдвигающего регистра на J-K-триггерах
Синтез регистра проведем для случая сдвига на 1 разряд вправо при использовании J-K-триггеров. Переходы триггера показаны в табл. 2.
24
Таблица 2
Таблица истинности J-K-триггера
Yсдв
J
K
Qit
Qit+1
1
1
1
1
0
1
–
–
–
–
1
0
0
0
1
1
0
1
0
1
Составим таблицу значений входов J и K, обеспечивающих
переходы триггера из состояния Qit в состояние Qit+1.
Диаграммы Вейча, описывающие состояния входов J и K,
построенные на основе таблиц переходов (см. табл. 1, 2), изображены на рис. 1.
После минимизации получим
J it = Qit−1; K it = Qit−1. (1)
Схема регистра показана на рис. 2. На сдвигающий импульс
R1 накладываются временные ограничения, т. е. τT < tпер. Если
длительности импульса τТ недостаточно для переключения триггеров, между входами триггеров J и K включаются элементы заt
t
Q i–1
Q
Q i–1
0
1
–
–
–
–
1
0
Jit
t
Qi
t
Ki
Рис. 1. Минимизация входов J-K-триггера
X
X
R T
i–1
R Ti
R Ti+1
J
J
J
C
C
C
K
K
K
S
S
S
R1
Рис. 2. Схема сдвигающего регистра на J-K-триггерах
25
держки. В этом случае должны выполняться ограничения в соответствии с неравенствами:
τ Т < tпер + τ D ; TT > tпер + τ D . (2)
Использование двухступенчатой схемы триггера снимает ограничения на длительность импульса.
Сдвигающий регистр на D-триггерах
Пользуясь изложенной методикой, выполним синтез i-го разряда сдвигающего регистра на D-триггерах (табл. 3).
Функция возбуждения D-входа имеет вид
Dit = Qit−1. (3)
Схема регистра для случая сдвига вправо на 1 разряд приведена на рис. 3.
Таблица 3
Таблица истинности D-триггера
Yс
Dt
Qit
Qit+1
1
1
1
1
0
1
0
1
0
0
1
1
0
1
0
1
Если произвести синтез сдвигающего регистра на Т-триггерах, выражение, описывающее структуру регистра, имеет вид
Ti = QitQit−1 ∨ QitQit−1 = Qit ⊕ Qit−1.
Из этого выражения видно, что построение регистра на тактируемых Т-триггерах имеет усложненное схемное решение, так
как на Т-входы необходимо подавать сигналы, определяемые
X
R Ti–1
R Ti
R Ti+1
D
D
D
C
C
C
S
S
S
R1
Рис. 3. Схема сдвигающего регистра на D-триггерах
26
как сумма по mod2. Поэтому такая схема распространения не получила.
Реверсивные сдвигающие регистры
При построении реверсивного регистра, осуществляющего
сдвиг информации как влево, так и вправо, в него должны быть
введены схемы управления направлением сдвига. Эти схемы
в зависимости от значений управляющих сигналов (L – сдвиг
влево и R – сдвиг вправо) должны переключать входы каждого триггера либо к выходам предыдущего, либо последующего
триггера. При этом должно выполняться условие
RL = 0; R ∨ L = 1. (4)
Уравнения, описывающие структуру связей входов-выходов
разрядов регистра, построенного на J-K-триггерах, с учетом выражений (1) и (4), записываются следующим образом:
J it = RQit−1 ∨ LQit+1; K it = RQit−1 ∨ LQit+1. (5)
Полученные выражения (5) представим через элементы ИИЛИ-НЕ:
J it = RQit−1 LQit+1 = RQit+1 ∨ Qit−1 Qit+1 ∨ LQit−1.
Так как R = L и L = R и Qit−1Qit+1 = 0, то окончательно получим
J it = RQit−1 ∨ LQit+1. (6)
Аналогичными выкладками можно получить выражение и
для Ki, которое будет равно
K it = RQit−1 ∨ LQit+1. (7)
Схема трех разрядов сдвигающего регистра показана на
рис. 4. Сдвиги вправо или влево происходят по сигналам сдвига,
которые подаются на вход С.
Реверсивный сдвигающий регистр можно построить на Dтриггерах. Условие функционирования i-го разряда регистра
выглядит следующим образом:
Dit = RQit−1 ∨ LQit+1. (8)
27
X
R
&1
X
&
X
&1
&
&1
R Ti–1
J
C
K
S
&
&1
&
&1
R Ti
J
C
K
S
R Ti+1
J
C
K
S
&
&1
&
L
Yсдв
X
Рис. 4. Схема реверсивного сдвигающего регистра на J-K-триггерах
Произведя преобразования, аналогичные для Jit, получим
функцию возбуждения входа Dit на элементах И-ИЛИ-НЕ:
Dit = RQit−1 ∨ LQit+1. (9)
Схема трех разрядов сдвигающего регистра приведена на
рис. 5.
Синтез регистров на заданное число сдвигов
Методы синтеза регистров для случая сдвига за один такт на 1
разряд распространяются и на общий случай, т. е. когда за один
такт сдвиг слова вправо или влево происходит на j разрядов, где
j = 2,3, ..., m. Рассмотрим случай сдвига вправо. Состояние i-го
разряда Qit зависит от состояния (Qi–jt) i-j-го разряда и подчиняется правилам функционирования, записанным в табл. 1, при
следующих ограничениях:
m
m
∧ R j = 0; R j ∨ [ ∨ R] = 1 при j ≠ p. (10)
j
=
0
p
=
0
R
X
&1
&
R Ti–1
D
C
S
&1
&
R Ti
D
C
S
&1
&
R Ti+1
D
C
S
L
Yсдв
Рис. 5. Схема реверсивного сдвигающего регистра на D-триггерах
28
Х
Эти ограничения означают, что в данный момент только один
сигнал сдвига может быть равен 1, а остальные должны быть равны 0.
На основании ограничений (10) и уравнений (3) и (5) можно
записать состояния входов разрядов регистров, построенных на
J-K и D-триггерах:
J it = R iQit−1 ∨ R 2Qit−2 ∨ …∨ R mQit−m;
K it = R1Qit−1 ∨ R 2Qit−2 ∨ …∨ R mQit−m;
m
Dit = ∨ R j Qit− j . j =1
(11)
(12)
Выражения (12) и (13) можно записать в базисе И-ИЛИ-НЕ.
Такие выражения при ограничениях (11) будут иметь вид
m
J it = ∨ R j Qit− j ;
j =1
m
K it = ∨ R j Qit− j ;
j =1
m
Dit = ∨ R j Qit− j . j =1
(13)
Входная логика i-го разряда регистра на D-триггерах для
сдвига вправо на 1, 2, и 4 разряда показана на рис. 6.
Q i–1
R1
Q i–2
R2
Q i–4
R4
&
R
1
Ti
Qi
D
&
C
&
S
Qi
Yсдв
Рис. 6. Схема i-го разряда сдвигающего регистра на D-триггерах
29
Кольцевые сдвигающие регистры
Кольцевые регистры служат для формирования серии импульсов с заданным временным интервалом между импульсами
в серии и для сохранения информации при выполнении арифметических и логических операций. В таких регистрах крайние
входы и выходы соединяются схемами, аналогичными схемам
между двумя соседними разрядами.
Для случая сдвига вправо вход старшего разряда регистра
описывается следующим выражением для J-K- и D-триггеров соответственно:
t
J nt −1 = R 0Q0t ; K nt −1 = R 0 Q O ; (14)
Dnt −1 = R 0Q0t . (15)
Аналогичные выражения можно записать для сдвига влево.
n–1
RG
1
0
Yсдв
Рис. 7. Операционная система кольцевого регистра
Операционная схема кольцевого сдвигающего регистра вправо приведена на рис. 7.
Сдвигающие регистры на двухступенчатых триггерах
Для нашедших широкое применение потенциальных логических элементов в ряде случаев не удается выполнить условие
совместного сдвига, смысл которого заключается в том, что длительность тактируемого импульса τт должна быть такой, чтобы
обеспечить возбуждение триггеров. С другой стороны, эта длительность не должна быть больше времени переключения триггеров. Если эти два условия выполняются, то триггеры закончат
переключение после того, как сигнал Yсдв примет нулевое значение. В противном случае процесс сдвигов будет происходить с искажением, заключающемся в том, что под воздействием одного
Yсдв группы разрядов окажутся либо в состоянии 1, либо 0, что не
будет соответствовать реальной картине сдвига.
30
R Ti′
D
C
S
X
Yсдв
R Ti
D
C
S
R Ti′+1
D
C
S
R Ti+1
D
C
S
1
Рис. 8. Схема сдвигающего регистра на однотактных D-триггерах
X
R
D
C
S
Ti
R
Ti+1
D
C
S
Yсдв
Рис. 9. Схема сдвигающего регистра на двухтактных D-триггерах
Одной из мер борьбы против таких искажений является введение в межразрядные цепи элементов задержки. При этом должно выполняться условие 2.
Широкое распространение получил способ построения разрядов сдвигающего регистра на двухступенчатых триггерах, полностью исключающих влияние длительности тактируемого сигнала.
Схема двух разрядов такого сдвигающего регистра, построенного на однотактных D-триггерах, приведена на рис. 8.
Операция сдвига в таких регистрах состоит из двух тактов:
1) при Yсдв = 1 обеспечивается перепись информации из триггеров предыдущих разрядов в триггеры Т′последующих разрядов (сдвиг в первую ступень);
2) при Yсдв = 0 на входах С триггеров Т устанавливается 1 и
происходит перепись информации внутри данного разряда из
триггеров Т′ в триггеры Т (сдвиг во вторую ступень).
Два однотактных триггера одного разряда могут быть заменены одним двухтактным. Схема двух разрядов регистра на двухтактных триггерах приведена на рис. 9.
Параллельно-последовательные
и последовательно-параллельные сдвигающие регистры
Такие сдвигающие регистры служат для преобразования параллельного кода в последовательный и наоборот. Параллель31
bi
Y
X
Yуст
Yсдв
′
Yпр
&
bi+1
&
S
D Ti
C
R
S
D Ti+1
C
R
&
&
Qi
&
&
Q
i+1
Рис. 10. Схема параллельного ввода и вывода кода
но-последовательный регистр, кроме цепей сдвига, имеет схемы
параллельного ввода разрядов в каждый триггер регистра. Последовательно-параллельный регистр имеет схемы вывода параллельного кода числа, подключаемые к прямым при выдаче прямого кода или инверсным при выдаче обратного кода выходам
триггеров (рис. 10).
Реализация микрооперации сдвига на m разрядов вправо
в сдвигающем регистре (рис. 11, а) может быть отображена следующей записью:
Yсдв : RG[0 : n − 1] := R mRG[0 : n − 1],
то же, но на m разрядов влево (рис. 11, б):
Yсдв : RG[0 : n − 1] := LmRG[0 : n − 1].
Если на регистре может выполняться функция сдвига слова
влево или вправо, такой регистр называется реверсивным. Микрооперация сдвига в одну сторону осуществляется под действием
отдельного управляющего сигнала (рис. 11, в), что может быть
записано следующим образом:
Y1 : RG[0 : n − 1] := R mRG[0 : n − 1],
Y2 : RG[0 : n − 1] := LmRG[0 : n − 1].
Следует отметить, что управляющие сигналы Y1 и Y2 не могут
действовать одновременно, т. е. Y1 & Y2 = 0. Если в регистре имеется цепь связи между младшим и старшим разрядами, то такой
регистр называется кольцевым, или циклическим. В таком регистре можно разными управляющими сигналами реализовать
32
а)
n–1
RG
m
0
б)
n–1
RG
m
Yсдв
в)
m RG
n–1
Y1
m 0
Y2
0
Yсдв
г)
m
RG
n–1
Y1
m
0
Y2
Рис. 11. Операционные схемы сдвигающих регистров
операции циклического сдвига вправо или влево (рис. 11, г). Регистр реализует при этом следующую микрооперацию:
Y1 : RG[0 : n − 1] := CR mRG[0 : n − 1],
или
Y2 : RG[0 : n − 1] := CLmRG[0 : n − 1].
Кольцевые регистры могут быть построены по реверсивной
схеме.
Лабораторная работа состоит в изучении функциональных
возможностей сдвигающего регистра, синтезированного по индивидуальному заданию.
Сдвигающие регистры относятся к регулярным структурам,
так как разряды регистра строятся по одной и той же схеме.
Каждый разряд состоит из элемента памяти – триггера и кс для
реализации сдвига. Кроме того, в каждом разряде имеются цепи
ввода и вывода информации, которые подробно изучаются в лабораторной работе «№ 5».
При подготовке к лабораторной работе необходимо заранее
выполнить теоретический синтез кс сдвигающего регистра и
схему регистра с учетом моделирования в МicroСap-9.
2. ПОРЯДОК ВЫПОЛНЕНИЯ РАБОТЫ
Работа состоит в проверке работоспособности заданного типа
сдвигающего регистра, синтезированного в соответствии с индивидуальным заданием с помощью МicroCap-9. Работа регистра
контролируется по временны′м диаграммам с прямых выходов
триггеров регистра.
33
3. ЗАДАНИЕ К ЛАБОРАТОРНОЙ РАБОТЕ
Варианты индивидуальных заданий приведены в табл. 4.
Характеристики синтезируемого регистра:
I. Вид работы: 1) сдвиг влево, 2) сдвиг вправо, 3) реверсивный.
II. Число сдвигов за один такт: 1) на один разряд, 2) на два
разряда.
III. Тип регистра: 1) разомкнутый, 2) кольцевой.
IV. Триггер: 1) J-K, 2) D.
V. Ввод-вывод:1) параллельно-последовательный; 2) последовательно-параллельный.
Таблица 4
Варианты индивидуальных заданий
Номер
варианта
I
II
III
IV
V
Номер
варианта
I
II
III
IV
V
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
1
2
3
1
2
3
1
2
3
1
2
3
1
2
3
1
2
2
1
1
1
2
2
2
2
1
1
2
1
1
1
2
1
2
2
2
1
1
2
2
1
1
2
1
2
1
2
1
2
1
2
1
2
1
2
1
2
1
2
1
1
2
1
2
1
1
2
1
1
1
2
2
2
1
2
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
1
2
3
1
2
3
1
2
3
1
2
3
1
2
3
1
2
2
1
1
1
2
2
2
2
1
2
1
1
1
1
1
1
2
2
1
1
2
2
1
1
1
1
2
1
2
1
2
1
2
1
2
1
2
1
2
1
2
1
2
1
2
1
2
1
2
1
2
1
1
2
2
2
2
1
4. СОДЕРЖАНИЕ ОТЧЕТА
Отчет должен содержать:
– индивидуальное задание на синтез регистра;
– теоретический синтез заданного регистра, состоящий из
таблиц функционирования;
– схему 4-разрядного регистра;
– временные диаграммы.
5. КОНТРОЛЬНЫЕ ВОПРОСЫ
1. Составить таблицу функционирования разряда RG
34
Y : RG := R1 ⋅ RG.
n–1
RG
0
2. Построить таблицу функционирования кодирующего преобразователя для воспроизведения последовательности 010, 101,
110, 111, 010...
3. В 7-разрядный сдвигающий регистр занесено число 44.
После какого количества сигналов сдвига код в RG будет равным
0001011?
4. Определить код состояния сдвигающего RG, если в него записано число 23 и подано 3 сдвигающих импульса Y: RG: = R1 RG.
Библиографический список
1. Угрюмов Е. П. Проектирование элементов и узлов ЦВМ. М: Высш.
шк., 2004.
2. Пухальский Г. И. Новосельцева Т. Я. Цифровые устройства: учеб.
пособие для втузов. СПб.: Политехника, 1996.
3. Цифровые интегральные микросхемы: справочник / М. И. Богданович, И. Н. Грель, С. А. Дубина и др. Мн.: Беларусь, Полымя, 1996.
4. Микроэлектронные устройства автоматики: учеб. пособие для
вузов / А. А. Сазонов, А. Ю. Лукичев, В. Т. Николаев и др.; под ред.
А. А. Сазонова. М.: Энергоатомиздат, 1991.
5. Воробьев Н. И. Проектирование электронных устройств: учеб. пособие. М.: Высш. шк., 1989.
6. Завадский В. А. Компьютерная электроника. Киев: ВЕК, 1996.
7. Схемотехника ЭВМ: метод. указ. к выполнению курсового проекта / Сост.: Курсанов О. Н. и др.; СПбГУАП. СПб., 2002.
Содержание
Лабораторная работа № 4. Дешифраторы и шифраторы................... 3
Лабораторная работа № 5. Статические регистры........................... 13
Лабораторная работа № 6. Сдвигающие регистры........................... 23
Библиографический список......................................................... 35
35
Документ
Категория
Без категории
Просмотров
1
Размер файла
878 Кб
Теги
kursanov1
1/--страниц
Пожаловаться на содержимое документа