close

Вход

Забыли?

вход по аккаунту

?

Архитектура ЭВМ_2

код для вставкиСкачать
VII. Элементы и узлы ЭВМ
Триггеры
Триггер – логический элемент, который может находиться
в одном из двух устойчивых состояний.
Триггеры
- по логике:
RS, D, T, JK
- по способу приема:
Асинхронные,
Синхронные,
Одноступенчатые,
Двухступенчатые
Одноступенчатый асинхронный RS-триггер
Q
R
Q
&
R
1
T Q
S, J – входы установки триггера в «1».
R, K – входы установки триггера в «0».
T – счетный вход триггера.
D – информационный вход триггера D
C – вход синхронизации
Q – прямой выход триггера
Q – инверсный выход триггера
S
R
Q
S
2007
&
Архитектура ЭВМ
Q
S
1
1
Q
Одноступенчатый синхронный RS-триггер
SC
&
S
&
C
&
R
R
&
Q
R
R
Двухступенчатый синхронный RS-триггер
S
S
&
Q1
&
&
&
Q2
S
R
&
&
&
&
Q2
R
2007
S
Q
C
R
C
CLK
TT
S
Q1
Q
C
Q
RC
T
S
Q
1
R
Архитектура ЭВМ
R
Q1
Q
Q2
2
T-триггер
T
Q
TT
S
T
Q
C
Q
R
Q
D-триггер
D
S
C
TT
Q
D
C
1
2007
R
CLK
Q
Q
Архитектура ЭВМ
3
JK-триггер
S
TT
&
J
C
&
K
&
S
&
R
K(t)
Q(t+1)
Режим
0
0
Q(t)
Хранение
0
1
0
Установка
«0»
1
0
1
Установка
«1»
1
1
Q(t)
Инверсия
Q
Q
R
J
J(t)
TT
Q
C
K
2007
Q
Архитектура ЭВМ
4
RS-триггер на основе JKтриггера
S
J
C
C
R
TT
Q
C
2007
TT
Q
TT
C
1
Q
K
Асинхронный T-триггер
на основе JK-триггера
Q
1
T
C
K
J
Q
K
J
D
C
Синхронный T-триггер на
основе JK-триггера
T
D-триггер на основе JKтриггера
Q
Архитектура ЭВМ
J
TT
Q
C
Q
K
5
Динамические триггеры
Схема DVтриггера
DV-триггер
Диаграмма работы
DV-триггера
C
S
T
Q
S
&1
D
D
C
V
1
&2
Q
& Q
5
C
V
2
3
&3
&
6
Q
4
Q
D
2007
&4
Архитектура ЭВМ
Q
6
Схема трех триггеров
S
&1
&
2
R’
&5
Q
C
&
3
R
2007
&6
Q
S’
&
4
Архитектура ЭВМ
7
Регистры
Регистром называется устройство, предназначенное для
запоминания слова, а также для выполнения над словом
некоторых логических преобразований.
Операции, выполняемые регистром:
- Сброс (установка в 0);
- Прием слова (запись);
- Выдача слова (чтение);
- Сдвиг слова (сдвиг вправо, влево, циклический сдвиг);
- Преобразование параллельного кода в
последовательный;
- Поразрядные логические операции.
2007
Архитектура ЭВМ
8
Условное обозначение универсального регистра
Сигнал
CLK
RESET
LOAD
HOLD
UP
DL
DU
D#
OE
Q#
QL
QU
2007
Тип
Вход
Вход
Вход
Вход
Вход
Вход
Вход
Вход
Вход
Выход
Выход
Выход
Описание
Синхросигнал
Сброс
Разр. загрузки
Запр. сдвига
Направление
Младший бит
Старший бит
Входное слово
Разрешение выдачи
Выходное слово
Младший бит
Старший бит
Архитектура ЭВМ
9
Схема сдвигового регистра
D T
С
Q1
& 1
D
&
С
T
Q2
& 1
D T
&
С
Вправо
Влево
CLK
2007
Архитектура ЭВМ
10
Q3
Счетчики
Счетчиком называется узел ЭВМ, предназначенный
для подсчета входных сигналов.
Модуль счета: число возможных состояний счетчика.
Классификация счетчиков.
По способу счета: суммирующие, вычитающие, реверсивные.
По модулю счета: двоичные, десятичные, ….
По способу распространения переноса: с параллельным
переносом, с последовательным переносом, с групповой
структурой.
По способу синхронизации: асинхронные, синхронные.
По режиму работы: для подсчета входных сигналов, для деления
частоты.
2007
Архитектура ЭВМ
11
Таблица состояний
Xсч Q4 Q3 Q2 Q1
0
0
0
0
0
1
0
0
0
1
2
0
0
1
0
…
перенос
15 1
1
1
1
Обратный счет
T
T
Q
Q
T
T
Q
Q
Q
T
T
Q
Прямой счет
2007
Архитектура ЭВМ
12
Счетчик с последовательным переносом
T
T
Q1
Q1
& 1
T
T
&
Q2
Q2
& 1
T
&
Прямой счет
Обратный счет
Диаграмма работы (прямой счет)
2007
Архитектура ЭВМ
T
13
Q3
Q3
Счетчик с параллельным переносом
S
TT
S
Q1
C
1
J
K
R
S
TT
Q2
1
C
1
TT
J
Q3
1
C
1
K
S
1
R
Q4
J
J
C
C
K
K
R
R
Диаграмма работы
2007
Архитектура ЭВМ
TT
14
Построение счетчиков с произвольным модулем счета
Метод управляемого сброса
Построить счетчик с модулем счета M=9.
Состояния счетчика 0..M-1,0….
&
TT
S
S
Q
C
TT
S
Q
TT
S
Q
Q
J
J
J
J
C
C
C
C
K
Q
R
Q4
K
R
Q
K
R
Q
K
R
Q4
x
x
0
0
x
x
0
0
1
x
0
0
0
x
0
0
Q1
Q3
Q1
Q3
Q2
Q2
Q2
R=Q4 Q1
2007
Q1
Архитектура ЭВМ
TT
15
Q
Метод модификации связей
Построить счетчик с модулем счета M=7.
Состояния счетчика 0,2,3..7,0,2…(состояние «1»
пропущено).
Таблица функционирования счетчика
Q(t)
Q(t+1)
000
Функции возбуждения
J2
K2
J1
K1
J0
K0
010
0
x
1
x
0
x
010
011
0
x
x
0
1
x
011
100
1
x
x
1
x
1
100
101
x
0
0
x
1
x
101
110
x
0
1
x
x
1
110
111
x
0
x
0
1
x
111
000
x
1
x
1
x
1
2007
Архитектура ЭВМ
16
Минимизация функций возбуждения
J2
Q0
J1
Q0
Q0
J0
Q0
Q0
Q0
Q1
1
x
x
0
Q1
x
x
x
x
Q1
x
x
1
1
Q1
x
x
x
0
Q1
x
1
0
1
Q1
x
x
1
0
Q2
Q2
Q2
Q2
Q0
Q2
Q2
J1=Q0 + Q2
J2=Q0
K2
Q2
K1
Q0
Q0
Q2
Q2
J0=Q1+Q2
K0
Q0
Q0
Q0
Q1
x
1
0
x
Q1
1
1
0
0
Q1
1
1
x
x
Q1
x
0
0
x
Q1
x
x
x
x
Q1
x
1
x
x
Q2
Q2
K2=Q0 Q1
2007
Q2
Q2
Q2
Q2
Q2
K0=1
K1=Q0
Архитектура ЭВМ
Q2
17
Q2
Схема счетчика
2007
Архитектура ЭВМ
18
Дешифраторы
Дешифратором называется комбинационная схема,
преобразующая код, подаваемый на входы, в сигнал
на одном из выходов.
X1 X1 X2 X 2
X1
&
t1
&
1
&
1
2007
DC
C
0
1
2
3
f1
t2
X2
C
&
f0
1
2
&
f2
&
f3
1
Архитектура ЭВМ
Статический риск:
кратковременное изменение
сигнала, который должен
остаться неизменным.
Динамический риск:
многократное переключение
элемента вместо ожидаемого
однократно.
19
Наращивание размерности дешифраторов
X1
X2
1
2
DC
C
1
2
X3
X4
1
2
C
C
DC
0
1
2
3
DC
C
1
2
DC
C
1
2
2007
Архитектура ЭВМ
C
DC
0
1
2
3
f0
f1
0
1
2
3
f4
f5
0
1
2
3
f8
f9
f2
f3
f6
f7
f10
f11
0
1
2
3
f12
f13
f14
f15
20
Мультиплексоры
Мультиплексором называется комбинационная схема,
осуществляющая передачу сигнала с одной из
входных информационных линий на выход.
2007
A
B
1
2
E
C
Архитектура ЭВМ
X0
&
X1
&
1
X2
&
X3
&
DC
0
1
2
3
21
Наращивание размерности мультиплексоров
Входные
мультиплексоры
Выходной
мультиплексор
A0
A1
A2
0
...
A3
A4
A5
7
2007
Архитектура ЭВМ
22
Пример построения автомата с помощью
мультиплексоров
Q(t)
X(t)
1
2007
D
T
C
...
Qn-1
Старшие разряды
слова состояния
Младшие разряды
слова состояния
Q0
D
C
Q(t)
X(t)
1
Архитектура ЭВМ
23
T
Компаратор
Компаратором
называется
комбинационная
схема,
определяющая
отношение между
двумя словами.
2007
Архитектура ЭВМ
24
Сумматоры
Сумматором называется узел ЭВМ, выполняющий
арифметическое сложение кодов чисел.
Si=aibici-1 U aibici-1 Uaibici-1 U aibici-1
ci= aibici-1 U aibici-1 U aibici-1 U aibici-1 = aibi U aici-1 U bici-1
Полусумматор выполняет
арифметическое
сложение кодов двух
чисел.
ai
HS
S
si
Сумматор выполняет
арифметическое сложение кодов
двух чисел с учетом переноса в
младший разряд.
ai
SM
S
si
C
ci
bi
bi
2007
C
ci
Ci-1
Архитектура ЭВМ
25
Схема одноразрядного
сумматора
Схема параллельного сумматора
с последовательным переносом
s0
ai ai bi bi Ci-1 Ci-1
&
SM
a0
& 1
ci
S
b0
s1
SM
a1
S
b1
SM
an-1
S
bn-1
C
Cвх
Sn-1
C
C
Cвых
&
Схема параллельного сумматора
с параллельным переносом
s0
&
&
1
&
&
2007
SM
a0
si
S
b0
s1
SM
a1
S
b1
a0
b0
свх
КС0
Архитектура ЭВМ
SM
S
bn-1
C
Cвх
an-1
Sn-1
...
C
an-2
bn-2
cn-2
...
a0
b0
свх
КСn-2
26
...
C
Cвых
Схема сумматора с условным переносом
Sст
Sмл
Aмл
Bмл
cвх
SM
S
C
Aст
SM
cмл Bст
MUX
C
0
1
SM
1
2007
0
S
Архитектура ЭВМ
0
S
MUX
C
1
27
cвых
Структура базовых матричных кристаллов
1 - Макроячейки;
2 - Внешние
контактные
площадки;
3 - Буферные
ячейки.
2
1
2007
3
Архитектура ЭВМ
28
Типовые структуры макроячеек
1
1 - Базовые ячейки (БЯ);
2 - Промежутки между БЯ для
прокладки трасс (транзитные
соединения).
1
2007
2
Архитектура ЭВМ
29
Программируемые логические матрицы
X1
1
X2
1
Xm
...
1
&
t1
&
...
tk
F1
1
...
...
Fn
1
2007
Архитектура ЭВМ
30
Программируемая матричная логика
X1
1
X2
1
Xm
...
1
&
&
&
...
...
1
1
F1
2007
&
Архитектура ЭВМ
Fn
31
Классификация ИС по способу обеспечения
функциональности
Интегральные схемы
Стандартные ИС
Специализированные ИС
С фиксированным
функционированием
МИС, СИС, БИС, СБИС
Полузаказные ИС
Заказные ИС
С изменяемым
функционированием
С изменением
программы
МП, МК, SOPC
С изменением
структуры
CPLD,FPGA,
SOPC,...
Полуфабрикаты
МаБИС
2007
Архитектура ЭВМ
32
Эволюция ПЛИС
Полузаказные
интегральные схемы
2007
Программируемые пользователем
интегральные схемы
Базовые матричные
кристаллы (Gate Array,
GA)
Программируемая
матричная логика
(Programmable Array
Logic, PAL)
Программируемые
логические матрицы
(Programmable Logic
Array, PLA)
Базовые матричные
кристаллы на основе
матричных БИС, СБИС
(Application Specific
Integrated Circuits, ASIC)
Программируемые
вентильные матрицы
(Field Programmable Gate
Arrays, FPGA)
Сложные
программируемые
логические устройства
(Complex Programmable
Logic Devices, CPLD)
ПЛИС с комбинированной
структурой
Системы на кристалле
(System on Programmable
Chip, SOPC)
Архитектура ЭВМ
33
Классификация ПЛИС по типу программируемых связей
A
ПЛИС
Однократно
программируемые
Ячейка
памяти
На основе
перемычек
B
На основе
EPROM-OTP
A
Репрограммируемые
На основе
EPROM
E
C
На основе
EEPROM
На основе SRAM
D
2007
Архитектура ЭВМ
34
Архитектура сложных программируемых
логических устройств (CPLD)
CPLD
SPLD
I/O
SPLD
MC0
MC0
MC1
MC1
MC2
...
PAL or
PLA
Interconnect
Array
PAL or
PLA
...
MCn
2007
MC2
MCn
Архитектура ЭВМ
35
I/O
Программируемые вентильные матрицы
(FPGA)
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
CLB
CLB
CLB
...
CLB
CLB
CLB
CLB
...
CLB
CLB
CLB
CLB
...
CLB
CLB
CLB
CLB
...
CLB
I/O
I/O
I/O
I/O
I/O
I/O
...
I/O
I/O
CLB
CLB
CLB
I/O
CLB
I/O
I/O
2007
...
I/O
I/O
I/O
I/O
I/O
I/O
Архитектура ЭВМ
36
COUT
YB
1
0
2
Структура
блока типа
SLICEL
3
1
FXINA
FXINB
Fi
4
M2
Y
G4
G3
G2
G1
D = Ai xor Bi,
M7 = Ai and Bi
S = D xor CIN
LUT
A
D/T
5
D
6
Q
EC
SR
&
F1
F2
D
M7
CIN
S
COUT
0
0
0
0
0
0
0
0
1
1
0
0
1
0(CIN)
1
1
0
BY
CLK
CE
SR
XB
1
8
0
91
F5
10
1
0
1
0
0
1
0(CIN)
1
1
0
1
0
0
1
M2
0
0
0
0
1
1
0
0
1
1
0
1
0
1(CIN)
1
0
1
0
1
0
1(CIN)
1
1
0
1
1
1
1
2007
YQ
LUT
F4
F3
F2
F1
&
BX
CLK
CE
SR
Архитектура ЭВМ
11
D
A
1
0
7
X
13
37
CIN
D/T
12
Q
EC
SR
XQ
V.II Основы языка VHDL
(Very high speed integration circuits Hardware Description Language)
Стандарт VHDL-87, Стандарт VHDL-93, Стандарт VHDL-AMS
Язык VHDL используется для:
- описания поведения цифровых устройств во времени и при изменении
входных воздействий;
- описания структуры цифровых устройств с различной степенью детализации
(на системном и блочном уровнях, на уровне регистровых передач, на уровне
вентилей);
- моделирования цифровых устройств;
- описания тестовых воздействий при моделировании устройств;
- автоматизации преобразования исходного описания схемы в описание на
более низком уровне (вплоть до вентильного уровня).
Стили описания:
- поведенческий стиль, при котором для описания проекта используются
причинно-следственные связи между событиями на входах устройства и
событиями на его выходах (без уточнения структуры);
- структурный стиль описания, при котором устройство представляется в
виде иерархии взаимосвязанных простых устройств (подобно стилю, принятому в
схемотехнике);
- потоковый стиль описания устройства основан на использовании
логических уравнений, каждое из которых преобразует один или несколько входных
информационных потоков в выходные потоки.
2007
Архитектура ЭВМ
38
Примеры описания устройств на языках VHDL
и Verilog
Динамический D-триггер (flip-flop with positive
edge clock).
VHDL описание
library ieee;
use ieee.std_logic_1164.all;
entity registers_2 is
port(C, D, CLR : in std_logic;
Q : out std_logic);
end registers_2;
architecture archi of registers_2 is
begin
2007
process (C, CLR)
begin
if (CLR = '1')then
Q <= '0';
elsif (C'event and C='0')then
Q <= D;
end if;
end process;
end archi;
Архитектура ЭВМ
39
V.III Основы языка Verilog HDL
Verilog был разработан фирмой Gateway Design Automation в 1984 г
Стандарт Verilog LRM (Language Reference Manual), IEEE1364-1995
принят в 1995 году
Verilog и VHDL
•
VHDL обладает большей универсальностью и может быть использован не
только для описания моделей цифровых электронных схем, но и для других
моделей.
•
Из-за своих расширенных возможностей VHDL проигрывает в эффективности и
простоте, то есть на описание одной и той же конструкции в Verilog потребуется в 3–
4 раза меньше символов (ASCII), чем в VHDL.
•
Как и VHDL, Verilog изначально предназначался для моделирования цифровых
систем и как средство описания синтезируемых проектов стал использоваться с
1987 г. В настоящее время ведущие пакеты синтеза систем на ПЛИС, такие как
продукты фирм Synopsis, Caddence, Mentor Graphics, многих производителей ПЛИС,
поддерживают синтез с описания на языке Verilog.
•
Создавать свои типы данных в Verilog нельзя. Основной тип данных для
синтезируемых описаний: целое — integer (32-битовое со знаком).
•
В Verilog могут быть использованы специфические объекты (UDP, Specifyблоки), не имеющие аналогов в VHDL, а также многочисленные функции PLI
(Program Language Interface).
2007
Архитектура ЭВМ
40
Динамический D-триггер (flip-flop with positive edge clock).
Verilog описание
module v_registers_2 (C, D, CLR, Q);
input C, D, CLR;
output Q;
reg Q;
always @(negedge C or posedge CLR)
begin
if (CLR)
Q <= 1'b0;
else
Q <= D;
end
endmodule
2007
Архитектура ЭВМ
41
Буфер с третьим состоянием (buft).
VHDL описание
entity three_st_1 is
port(T : in std_logic;
I : in std_logic;
O : out std_logic);
end three_st_1;
2007
architecture archi of three_st_1 is
begin
process (I, T)
begin
if (T='0') then
O <= I;
else
O <= 'Z';
end if;
end process;
-- Variant 2
-- O <= I when (T='0') else 'Z';
end archi;
Архитектура ЭВМ
42
Буфер с третьим состоянием (buft).
Verilog описание
module v_three_st_1 (T, I, O);
input T, I;
output O;
reg O;
always @(T or I)
begin
if (~T)
O = I;
else
O = 1'bZ;
end
//Variant 2
assign O = (~T) ? I: 1'bZ;
endmodule
2007
Архитектура ЭВМ
43
Счетчик с разрешением счета (Counter).
VHDL описание
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity counters_5 is
port(C, CLR, CE : in std_logic;
Q : out std_logic_vector(3 downto 0));
end counters_5;
architecture archi of counters_5 is
signal tmp: std_logic_vector(3 downto 0);
begin
process (C, CLR)
begin
if (CLR='1') then
tmp <= "0000";
elsif (C'event and C='1') then
if (CE='1') then
tmp <= tmp + 1;
end if;
end if;
end process;
Q <= tmp;
2007end archi;
Архитектура ЭВМ
44
Счетчик с разрешением счета (Counter).
Verilog описание
module v_counters_5 (C, CLR, CE, Q);
input C, CLR, CE;
output [3:0] Q;
reg [3:0] tmp;
always @(posedge C or posedge CLR)
begin
if (CLR)
tmp <= 4'b0000;
else if (CE)
tmp <= tmp + 1'b1;
end
assign Q = tmp;
endmodule
2007
Архитектура ЭВМ
45
Сдвиговый регистр с последовательной загрузкой (Shift register with
serial in and parallel out).
VHDL описание
library ieee;
use ieee.std_logic_1164.all;
entity shift_registers_5 is
port(C, SI : in std_logic;
PO : out std_logic_vector(7 downto 0));
end shift_registers_5;
architecture archi of shift_registers_5 is
signal tmp: std_logic_vector(7 downto 0);
begin
process (C)
begin
if (C'event and C='1') then
tmp <= tmp(6 downto 0)& SI;
end if;
end process;
PO <= tmp;
end archi;
2007
Архитектура ЭВМ
46
Сдвиговый регистр с последовательной загрузкой (Shift register with
serial in and parallel out).
Verilog описание
module v_shift_registers_5 (C, SI, PO);
input C,SI;
output [7:0] PO;
reg [7:0] tmp;
always @(posedge C)
tmp <= {tmp[6:0], SI};
assign PO = tmp;
endmodule
2007
Архитектура ЭВМ
47
Дешифратор (Decoder).
VHDL описание
library ieee;
use ieee.std_logic_1164.all;
entity decoders_1 is
port (sel: in std_logic_vector (2 downto 0);
res: out std_logic_vector (7 downto 0));
end decoders_1;
architecture archi of decoders_1 is
begin
res <= "00000001" when sel = "000" else
"00000010" when sel = "001" else
"00000100" when sel = "010" else
"00001000" when sel = "011" else
"00010000" when sel = "100" else
"00100000" when sel = "101" else
"01000000" when sel = "110" else
"10000000";
end archi;
2007
Архитектура ЭВМ
48
Дешифратор (Decoder).
Verilog описание
module v_decoders_1 (sel, res);
input [2:0] sel;
output [7:0] res;
reg [7:0] res;
2007
always @(sel or res)
begin
case (sel)
3'b000 : res = 8'b00000001;
3'b001 : res = 8'b00000010;
3'b010 : res = 8'b00000100;
3'b011 : res = 8'b00001000;
3'b100 : res = 8'b00010000;
3'b101 : res = 8'b00100000;
3'b110 : res = 8'b01000000;
default : res = 8'b10000000;
endcase
end
endmodule
Архитектура ЭВМ
49
Архитектура ПЛИС типа SOPC
Варианты реализации библиотечных блоков:
Soft - ядра.
Firm - ядра.
Hard – ядра.
Назначение ядер:
Память (ОЗУ, FIFO, кэш- память, …).
АЛУ (умножители, …).
Интерфейсная логика (JTAG, PCI, SPI, UART, …).
МП и МК.
2007
Архитектура ЭВМ
50
Документ
Категория
Презентации по информатике
Просмотров
12
Размер файла
1 720 Кб
Теги
1/--страниц
Пожаловаться на содержимое документа